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입력 아날로그 신호 및 기준 신호를 비교하여 비교 신호를 발생시키는 비교기;상기 비교기의 출력 신호를 입력받고, 카운터 회로를 제어하기 위한 제어신호를 생성하는 카운터 제어신호 생성기; 및상기 카운터 회로를 제어하기 위한 코스(Coarse) 클럭신호 및 파인(Fine) 클럭신호를 생성하는 클럭 제어신호 생성기를 포함하고,상기 카운터 회로는,상기 카운터 제어신호 생성기에서 생성되는 제1 제어 신호와 상기 코스(Coarse) 클럭 신호가 입력되어 제1 비트 신호를 출력하는 제1 카운터; 및상기 카운터 제어신호 생성기에서 생성되는 제2 제어 신호와 상기 파인(Fine) 클럭 신호가 입력되어 제2 비트 신호를 출력하는 제2 카운터를 포함하는 아날로그-디지털 컨버터
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제1항에 있어서,상기 제1 카운터 및 제2 카운터는 보수 변환 연산 제어신호 단자에서 출력된 제어신호에 의해 상관 이중 샘플링 동작을 수행하는 논리 시프트(Logical Shift) 셀을 포함하는 아날로그-디지털 컨버터
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제2항에 있어서, 상기 논리 시프트 셀은,반전 또는 비반전 출력 단자에서 비트 신호를 출력하는 D플립플롭; 및상기 D플립플롭과 상기 보수 변환 연산 제어신호 단자에 연결된 NOR 게이트, NAND 게이트 또는 멀티플렉서를 포함하는 아날로그-디지털 컨버터
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제3항에 있어서,상기 논리 시프트 셀은 서로 다수 연결되되, 상기 NOR 게이트, 상기 NAND 게이트 또는 상기 멀티플렉서의 출력이 상위에 배치된 상기 논리 시프트 셀의 상기 D플립플롭 입력 단자를 통해 입력되도록 서로 연결되는 것인 아날로그-디지털 컨버터
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제4항에 있어서, 상기 논리 시프트 셀이 상승 에지 기반일 경우,상기 NOR 게이트 또는 상기 멀티플렉서가 상기 D플립플롭 및 상기 보수 변환 연산 제어신호 단자에 연결되는 것인 아날로그-디지털 컨버터
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제4항에 있어서, 상기 논리 시프트 셀이 하강 에지 기반일 경우,상기 NAND 게이트 또는 상기 멀티플렉서가 상기 D플립플롭 및 상기 보수 변환 연산 제어신호 단자에 연결되는 것인 아날로그-디지털 컨버터
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제5항에 있어서, 상기 NOR 게이트의 입력은,상기 D플립플롭의 반전 또는 비반전 출력 단자에 연결되되, 상기 비트 신호가 상기 반전 출력 단자에서 출력되면, 상기 비반전 출력 단자에 연결되고,상기 비트 신호가 상기 비반전 출력 단자에서 출력되면, 상기 반전 출력 단자에 연결되는 것인 아날로그-디지털 컨버터
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제5항에 있어서, 상기 멀티플렉서의 입력은,상기 D플립플롭의 반전 또는 비반전 출력 단자에 연결되되, 상기 비트 신호를 출력하는 상기 D플립플롭의 출력 단자와 동일한 출력 단자에 연결되는 것인 아날로그-디지털 컨버터
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제6항에 있어서, 상기 NAND 게이트의 입력은,상기 D플립플롭의 반전 또는 비반전 출력 단자에 연결되되, 상기 비트 신호를 출력하는 상기 D플립플롭의 출력 단자와 동일한 출력 단자에 연결되는 것인 아날로그-디지털 컨버터
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제6항에 있어서, 상기 멀티플렉서의 입력은,상기 D플립플롭의 반전 또는 비반전 출력 단자에 연결되되, 상기 비트 신호가 상기 반전 출력 단자에서 출력되면, 상기 비반전 출력 단자에 연결되고,상기 비트 신호가 상기 비반전 출력 단자에서 출력되면, 상기 반전 출력 단자에 연결되는 것인 아날로그-디지털 컨버터
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제5항 또는 제6항에 있어서,상기 D플립플롭에서 상기 비트 신호를 출력하는 출력 단자의 신호가 1이면, 상기 보수 변환 연산 제어신호 단자에서 출력된 제어신호의 변화에 따라 상기 논리 시프트 셀의 출력 신호는 0에서 1로, 또는 1에서 0으로 스위칭 되며,상기 D플립플롭에서 상기 비트 신호를 출력하는 출력 단자의 신호가 0이면, 상기 보수 변환 연산 제어신호 단자에서 출력된 제어신호에 상관없이 상기 논리 시프트 셀의 출력 신호값은 유지되는 것인 아날로그-디지털 컨버터
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제11항에 있어서,상기 논리 시프트 셀의 스위칭에 의한 신호 변화에 의해, 상기 신호가 변화된 논리 시프트 셀의 상위에 배치된 상기 논리 시프트 셀에 캐리(carry)를 형성하는 것인 아날로그-디지털 컨버터
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제12항에 있어서,상기 논리 시프트 셀에서 출력되는 비트 신호에 의한 코드는 상기 캐리에 의해 형성된 코드와 감산 연산이 수행되되,상기 캐리에 의해 형성된 코드는, 상기 캐리가 형성된 상기 논리 시프트 셀이 1의 비트 신호를 출력하고, 상기 캐리가 형성된 논리 시프트 셀과 연결된 나머지 논리 시프트 셀이 0의 비트 신호를 출력하여 형성된 코드인 것인 아날로그-디지털 컨버터
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제1항에 있어서,상기 제1 카운터는 코스 카운팅 구간 동안 N 비트의 카운터 회로 출력 신호 중 상위 M 비트 신호들을 발생하고(N은 M 보다 큰 자연수, M은 3이상의 자연수),상기 제2 카운터는 상기 코스 카운팅 구간에 연속하는 파인 카운팅 구간 동안 상기 N 비트의 카운터 회로 출력 신호중 하위 N-M 비트 신호들을 발생하는 것인 아날로그-디지털 컨버터
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제14항에 있어서,상기 상위 M 비트 신호들은 업(up) 카운팅으로 동작하고, 상기 하위 N-M 비트 신호들은 다운(down) 카운팅으로 동작하는 것인 아날로그-디지털 컨버터
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제14항에 있어서,상기 코스 카운팅 구간 동안 발생되는 제1 주파수는 상기 파인 카운팅 구간 동안 발생되는 제2 주파수의 2(N-M)배 또는 2(N-M-1)배인 것인 아날로그-디지털 컨버터
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제14항에 있어서,상기 코스 카운팅 구간 동안 상기 하위 N-M 비트 신호들은 차단되는 것인 아날로그-디지털 컨버터
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