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제 1 데이터의 일부 비트들(을 에러 정정 연산을 위한 패리티 비트들로 변환하고 그리고 상기 일부 비트들로부터 대체된 상기 패리티 비트들과 상기 제 1 데이터의 나머지 비트들을 포함하는 제 2 데이터를 생성하도록 구성되는 에러 정정 회로; 및상기 제 1 데이터 대신에 상기 제 2 데이터를 메모리 장치로 전송하도록 구성되는 물리 계층을 포함하는 메모리 컨트롤러
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제 1 항에 있어서,상기 일부 비트들은 부동 소수점 형식으로 표현된 상기 제 1 데이터의 지수 비트들의 일부 비트들에 해당하는 메모리 컨트롤러
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제 1 항에 있어서,상기 일부 비트들은 상기 제 1 데이터의 하위 비트들에 해당하는 메모리 컨트롤러
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제 1 항에 있어서,상기 에러 정정 회로는 상기 메모리 장치로부터 전송되는 제 3 데이터의 패리티 비트들을 이용하여 상기 제 3 데이터에 대한 에러 정정 연산을 수행하도록 더 구성되는 메모리 컨트롤러
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제 1 항에 있어서,상기 제 1 데이터는 신경망의 연산에 사용되는 메모리 컨트롤러
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제 1 항에 있어서,상기 제 1 데이터는 신경망의 연산에 사용되는 가중치 파라미터들이고, 그리고상기 일부 비트들의 값들은 고정되는 메모리 컨트롤러
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7
제 1 항에 있어서,상기 메모리 컨트롤러는 상기 메모리 장치로 제공되는 기준 어드레스를 조정하도록 더 구성되고, 그리고상기 기준 어드레스에 따라 상기 메모리 장치의 메모리 셀 어레이는 제 1 구역과 제 2 구역으로 구분되는 메모리 컨트롤러
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8
제 7 항에 있어서,상기 제 1 구역의 리프레쉬 속도는 상기 제 2 구역의 리프레쉬 속도보다 빠르고, 그리고상기 물리 계층은 상기 제 2 데이터가 상기 제 2 구역에 저장되도록 상기 제 2 구역을 나타내는 어드레스를 상기 메모리 장치로 전송하도록 더 구성되는 메모리 컨트롤러
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제 7 항에 있어서,상기 메모리 컨트롤러는 BER(bit error rate)에 기초하여, 상기 제 1 구역의 리프레쉬 속도와 상기 제 2 구역의 리프레쉬 속도의 비율을 조정하도록 더 구성되는 메모리 컨트롤러
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10
프로그램 코드를 저장하는 비일시적 컴퓨터 판독 가능한 매체에 있어서, 상기 프로그램 코드가 프로세서에 의해 실행될 때, 상기 프로세서는:제 1 데이터의 일부 비트들을 에러 정정 연산을 위한 패리티 비트들로 변환하는 단계;상기 일부 비트들로부터 대체된 상기 패리티 비트들과 상기 제 1 데이터의 나머지 비트들을 포함하는 제 2 데이터를 생성하는 단계; 및상기 제 2 데이터를 메모리 장치에 저장하기 위한 쓰기 명령을 생성하는 단계를 수행하는 비일시적 컴퓨터 판독 가능한 매체
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11
제 10 항에 있어서,상기 프로세서는, 상기 메모리 장치의 메모리 셀 어레이를 제 1 구역과 제 2 구역으로 구분하기 위한 설정 명령과 기준 어드레스를 생성하는 단계를 더 수행하고, 그리고상기 제 2 데이터는 상기 제 2 구역에 저장되는 비일시적 컴퓨터 판독 가능한 매체
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제 11 항에 있어서,상기 프로세서는, 상기 메모리 장치에 대한 리프레쉬(refresh) 명령을 반복적으로 생성하는 단계를 더 수행하고, 그리고상기 리프레쉬 명령에 의한 상기 제 1 구역의 리프레쉬 속도는 상기 리프레쉬 명령에 의한 상기 제 2 구역의 리프레쉬 속도보다 빠른 비일시적 컴퓨터 판독 가능한 매체
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13
제 11 항에 있어서,상기 프로세서는, BER(bit error rate)에 기초하여, 상기 제 1 구역의 리프레쉬 속도와 상기 제 2 구역의 리프레쉬 속도의 비율을 조정하기 위한 설정 명령을 생성하는 단계를 더 수행하는 비일시적 컴퓨터 판독 가능한 매체
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제 10 항에 있어서,상기 제 1 데이터는 신경망의 연산에 사용되고, 그리고상기 일부 비트들은 부동 소수점 형식으로 표현된 상기 제 1 데이터의 지수 비트들에 해당하거나 또는 상기 제 1 데이터의 하위 비트들에 해당하는 비일시적 컴퓨터 판독 가능한 매체
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제 1 데이터를 생성하도록 구성되는 프로세서;상기 제 1 데이터의 일부 비트들을 에러 정정 연산을 위한 패리티 비트들로 변환하고 그리고 상기 일부 비트들로부터 대체된 상기 패리티 비트들과 상기 제 1 데이터의 나머지 비트들을 포함하는 제 2 데이터를 생성하도록 구성되는 메모리 컨트롤러; 및상기 메모리 컨트롤러로부터 전송되는 상기 제 2 데이터를 저장하도록 구성되는 메모리 장치를 포함하는 전자 장치
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제 15 항에 있어서,상기 프로세서는 신경망 응용 프로그램을 실행함으로써 상기 제 1 데이터를 생성하도록 더 구성되는 전자 장치
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제 15 항에 있어서,상기 메모리 장치는 제 1 구역 그리고 상기 제 1 구역의 리프레쉬 속도보다 낮은 리프레쉬 속도를 갖는 제 2 구역으로 구분되는 메모리 셀 어레이를 포함하고,상기 메모리 컨트롤러는 상기 제 2 데이터를 상기 메모리 장치에 저장하기 위한 명령 및 상기 제 2 구역의 적어도 일부를 나타내는 어드레스를 생성하도록 더 구성되고,상기 제 2 데이터는 상기 명령 및 상기 어드레스에 의해 상기 제 2 구역에 저장되는 전자 장치
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제 15 항에 있어서,상기 메모리 장치는 제 1 워드 라인에 연결된 제 1 메모리 셀들 및 제 2 워드 라인에 연결된 제 2 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하고,상기 제 2 데이터의 MSB(most significant bit)는 제 1 메모리 셀들 중 하나에 저장되고 상기 제 2 데이터의 LSB(least significant bit)는 제 2 메모리 셀들 중 하나에 저장되고, 그리고상기 제 1 메모리 셀들의 리프레쉬 속도는 상기 제 2 메모리 셀들의 리프레쉬 속도보다 빠른 전자 장치
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제 15 항에 있어서,상기 메모리 장치는 제 1 구역 그리고 상기 제 1 구역의 리프레쉬 속도보다 낮은 리프레쉬 속도를 갖는 제 2 구역으로 구분되는 메모리 셀 어레이를 포함하고,상기 메모리 컨트롤러는 BER(bit error rate)들과 상기 제 1 구역의 상기 리프레쉬 속도와 상기 제 2 구역의 상기 제 2 리프레쉬 속도의 비율들이 맵핑(mapping)된 룩업 테이블을 저장하는 레지스터들을 포함하는 전자 장치
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제 15 항에 있어서,상기 메모리 장치는 DRAM(dynamic random access memory) 장치인 전자 장치
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