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1
자신의 증폭 동작 활성화시에 제1라인의 전압을 반전해 제2라인을 구동하는 제1증폭부; 및자신의 증폭 동작 활성화시에 제2라인의 전압을 반전해 상기 제1라인을 구동하는 제2증폭부를 포함하고,제1데이터가 상기 제1라인으로 차지 쉐어링되는 구간 내에서, 상기 제1증폭부의 증폭 동작이 활성화되어 상기 제1라인의 전압을 반전해 상기 제2라인을 구동하고 상기 제2증폭부의 증폭 동작은 비활성화되는증폭기 회로
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2
제 1항에 있어서,제2데이터가 상기 제2라인으로 차지 쉐어링되는 구간 내에서, 상기 제2증폭부의 증폭 동작이 활성화되어 상기 제2라인의 전압을 반전해 상기 제1라인을 구동하고 상기 제1증폭부의 증폭 동작은 비활성화되는증폭기 회로
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3
제 2항에 있어서,오프셋 캔슬 구간에서, 상기 제1증폭부의 오프셋이 상기 제1라인에 반영되고 상기 제2증폭부의 오프셋이 상기 제2라인에 반영되는증폭기 회로
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제 3항에 있어서,증폭 구간에서, 상기 제1증폭부의 증폭 동작과 상기 제2증폭부의 증폭 동작이 모두 활성화되는증폭기 회로
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5
제 2항에 있어서,상기 증폭기 회로는 비트라인 센스앰프 회로이고,상기 제1라인은 제1비트라인이고,상기 제2라인은 제2비트라인이고,상기 제1데이터는 상기 제1비트라인에 연결된 제1메모리 셀에 저장된 데이터이고,상기 제2데이터는 상기 제2비트라인에 연결된 제2메모리 셀에 저장된 데이터인증폭기 회로
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6
제1라인의 전압에 응답해 제2이너 노드를 제1풀다운 전원단의 전압을 이용해 구동하는 제1NMOS 트랜지스터;제2라인의 전압에 응답해 제1이너 노드를 제2풀다운 전원단의 전압을 이용해 구동하는 제2NMOS 트랜지스터;상기 제1이너 노드의 전압에 응답해 상기 제2이너 노드를 제1풀업 전원단의 전압을 이용해 구동하는 제1PMOS 트랜지스터;상기 제2이너 노드의 전압에 응답해 상기 제1이너 노드를 제2풀업 전원단의 전압을 이용해 구동하는 제2PMOS 트랜지스터;상기 제1라인과 상기 제1이너 노드를 전기적으로 연결하는 제1고립 스위치; 및상기 제2라인과 상기 제2이너 노드를 전기적으로 연결하는 제2고립 스위치를 포함하고,제1데이터가 상기 제1라인으로 차지 쉐어링되는 구간에서, 상기 제1고립 스위치와 상기 제2고립 스위치가 턴온되고, 상기 제1풀업 전원단에는 풀업 전압이 상기 제1풀다운 전원단에는 풀다운 전압이 인가되고, 상기 제2풀업 전원단과 제2풀다운 전원단에는 프리차지 전압이 인가되는증폭기 회로
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7
제 6항에 있어서,제2데이터가 상기 제2라인으로 차지 쉐어링되는 구간에서, 상기 제1고립 스위치와 상기 제2고립 스위치가 턴온되고, 상기 제1풀업 전원단과 상기 제1풀다운 전원단에는 상기 프리차지 전압이 인가되는증폭기 회로
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8
제 7항에 있어서,상기 제1라인과 상기 제2이너 노드를 전기적으로 연결하는 제1오프셋 캔슬링 스위치; 및상기 제2라인과 상기 제1이너 노드를 전기적으로 연결하는 제2오프셋 캔슬링 스위치를 더 포함하는 증폭기 회로
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9
제 8항에 있어서,오프셋 캔슬링 구간에서 상기 제1오프셋 캔슬링 스위치와 상기 제2오프셋 캔슬링 스위치가 턴온되고, 상기 제1고립 스위치와 상기 제2고립 스위치가 오프되고, 상기 제1풀업 전원단과 상기 제2풀업 전원단에는 상기 풀업 전압이 상기 제1풀다운 전원단과 상기 제2풀다운 전원단에는 상기 풀다운 전압이 인가되는증폭기 회로
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10
제 8항에 있어서,프리(pre) 증폭 구간에서 상기 제1고립 스위치, 상기 제2고립 스위치, 상기 제1오프셋 캔슬링 스위치 및 상기 제2오프셋 캔슬링 스위치가 오프되고, 상기 제1풀업 전원단과 상기 제2풀업 전원단에는 상기 풀업 전압이 상기 제1풀다운 전원단과 상기 제2풀다운 전원단에는 상기 풀다운 전압이 인가되는증폭기 회로
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11
제 10항에 있어서,상기 프리 증폭 구간 이후의 증폭 구간에서 상기 제1고립 스위치와 상기 제2고립 스위치가 턴온되고, 상기 제1오프셋 캔슬링 스위치와 상기 제2오프셋 캔슬링 스위치가 오프되고, 상기 제1풀업 전원단과 상기 제2풀업 전원단에는 상기 풀업 전압이 상기 제1풀다운 전원단과 상기 제2풀다운 전원단에는 상기 풀다운 전압이 인가되는증폭기 회로
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12
제 10항에 있어서,균등화 신호에 응답해 상기 제1이너 노드와 상기 제2이너 노드에 상기 프리차지 전압을 인가하기 위한 균등화부를 더 포함하는 증폭기 회로
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13
제 7항에 있어서,상기 증폭기 회로는 비트라인 센스앰프 회로이고,상기 제1라인은 제1비트라인이고,상기 제2라인은 제2비트라인이고,상기 제1데이터는 상기 제1비트라인에 연결된 제1메모리 셀에 저장된 데이터이고,상기 제2데이터는 상기 제2비트라인에 연결된 제2메모리 셀에 저장된 데이터인증폭기 회로
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14
제1풀업 전원단, 제2풀업 전원단, 제1풀다운 전원단 및 제2풀다운 전원단으로 공급되는 전압들을 이용해 제1비트라인과 제2비트라인 간의 전압 차이를 증폭하는 비트라인 센스앰프 회로;고립 신호, 오프셋 캔슬링 신호, 균등화 신호, 제1풀업 공급 신호, 제2풀업 공급 신호, 제1풀다운 공급 신호 및 제2풀다운 공급 신호를 생성하는 제어 회로; 및상기 제1풀업 공급 신호, 상기 제2풀업 공급 신호, 상기 제1풀다운 공급 신호 및 상기 제2풀다운 공급 신호에 응답해, 상기 제1풀업 전원단, 상기 제2풀업 전원단, 상기 제1풀다운 전원단 및 상기 제2풀다운 전원단으로 전압들을 공급하는 전압 공급 회로를 포함하고,상기 비트라인 센스앰프 회로는상기 제1비트라인의 전압에 응답해 제2이너 노드를 상기 제1풀다운 전원단의 전압을 이용해 구동하는 제1NMOS 트랜지스터;상기 제2비트라인의 전압에 응답해 제1이너 노드를 상기 제2풀다운 전원단의 전압을 이용해 구동하는 제2NMOS 트랜지스터;상기 제1이너 노드의 전압에 응답해 상기 제2이너 노드를 상기 제1풀업 전원단의 전압을 이용해 구동하는 제1PMOS 트랜지스터;상기 제2이너 노드의 전압에 응답해 상기 제1이너 노드를 상기 제2풀업 전원단의 전압을 이용해 구동하는 제2PMOS 트랜지스터;상기 고립 신호에 응답해 상기 제1라인과 상기 제1이너 노드를 전기적으로 연결하는 제1고립 스위치; 및상기 고립 신호에 응답해 상기 제2라인과 상기 제2이너 노드를 전기적으로 연결하는 제2고립 스위치를 포함하고,상기 제어회로는 제1메모리 셀의 데이터가 상기 제1비트라인으로 차지 쉐어링되는 구간에서, 상기 고립 신호, 상기 제1풀업 공급 신호 및 상기 제1풀다운 공급 신호를 활성화하고, 상기 제2풀업 공급 신호 및 상기 제2풀다운 공급 신호를 비활성화하는메모리
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제 14항에 있어서,상기 제어회로는 제2메모리 셀의 데이터가 상기 제2비트라인으로 차지 쉐어링되는 구간에서, 상기 고립 신호, 상기 제2풀업 공급 신호 및 상기 제2풀다운 공급 신호를 활성화하고, 상기 제1풀업 공급 신호 및 상기 제1풀다운 공급 신호를 비활성화하는메모리
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제 15항에 있어서,상기 비트라인 센스앰프 회로는상기 오프셋 캔슬링 신호에 응답해 상기 제1비트라인과 상기 제2이너 노드를 전기적으로 연결하는 제1오프셋 캔슬링 스위치; 및상기 오프셋 캔슬링 신호에 응답해 상기 제2비트라인과 상기 제1이너 노드를 전기적으로 연결하는 제2오프셋 캔슬링 스위치를 더 포함하는메모리
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제 16항에 있어서,상기 제어 회로는 오프셋 캔슬링 구간에서 상기 오프셋 캔슬링 신호를 활성화하고, 상기 고립 신호를 비활성화하고, 상기 제1풀업 공급 신호, 상기 제1풀다운 공급 신호, 상기 제2풀업 공급 신호 및 상기 제2풀다운 공급 신호를 활성화하는메모리
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제 16항에 있어서,상기 제어 회로는 프리(pre) 증폭 구간에서 상기 오프셋 캔슬링 신호와 상기 고립 신호를 비활성화하고, 상기 제1풀업 공급 신호, 상기 제1풀다운 공급 신호, 상기 제2풀업 공급 신호 및 상기 제2풀다운 공급 신호를 활성화하는메모리
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제 18항에 있어서,상기 제어 회로는 상기 프리 증폭 구간 이후의 증폭 구간에서 상기 고립 신호를 활성화하고, 상기 오프셋 캔슬링 신호를 비활성화하고, 상기 제1풀업 공급 신호, 상기 제1풀다운 공급 신호, 상기 제2풀업 공급 신호 및 상기 제2풀다운 공급 신호를 활성화하는메모리
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제 18항에 있어서,상기 비트라인 센스앰프 회로는상기 균등화 신호에 응답해 상기 제1이너 노드와 상기 제2이너 노드에 프리차지 전압을 인가하는 균등화부를 더 포함하는메모리
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