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네트워크-온-칩의 신뢰성 향상을 위한 제어 신호의 오류 정정 기법 및 이를 위한 장치

  • 기술번호 : KST2020016670
  • 담당센터 : 경기기술혁신센터
  • 전화번호 : 031-8006-1570
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 일 실시예에 따른 네트워크 온 칩의 라우터에 있어서, 입력 포트를 통해 패킷 데이터를 입력받고, 상기 패킷 데이터를 임시 저장하는, FIFO(First In First Out) 버퍼; 상기 패킷 데이터의 라우팅 경로를 계산하는 라우팅 계산기; 상기 계산된 라우팅 경로에 기초하여 결정된 출력 포트로 상기 패킷 데이터가 출력될 수 있도록 크로스바 스위치를 제어하는 스위치 할당기; 상기 스위치 할당기의 제어에 따라 상기 패킷 데이터를 상기 출력 포트로 출력하는 상기 크로스바 스위치; 상기 라우터에 포함된 각 구성간에 송수신되는 제어 신호의 오류 정정을 위해 해밍 코드에 기초하여 상기 제어 신호를 인코딩하는 인코더; 및 상기 해밍 코드에 기초하여 상기 인코딩된 제어 신호를 디코딩하는 디코더; 를 포함할 수 있다.
Int. CL H04L 1/00 (2006.01.01) H04L 12/773 (2013.01.01) H04L 12/715 (2013.01.01) H04L 12/741 (2013.01.01) H04L 12/933 (2013.01.01)
CPC H04L 1/001(2013.01) H04L 1/001(2013.01) H04L 1/001(2013.01) H04L 1/001(2013.01) H04L 1/001(2013.01) H04L 1/001(2013.01) H04L 1/001(2013.01)
출원번호/일자 1020190108307 (2019.09.02)
출원인 성균관대학교산학협력단
등록번호/일자 10-2187325-0000 (2020.11.30)
공개번호/일자
공고번호/일자 (20201204) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2019.09.02)
심사청구항수 8

출원인

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번호 이름 국적 주소
1 성균관대학교산학협력단 대한민국 경기도 수원시 장안구

발명자

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번호 이름 국적 주소
1 한태희 서울특별시 강남구
2 김용욱 서울특별시 강남구

대리인

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번호 이름 국적 주소
1 특허법인로얄 대한민국 서울특별시 서초구 반포대로 ***, *층(서초동,서일빌딩)

최종권리자

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번호 이름 국적 주소
1 성균관대학교산학협력단 경기도 수원시 장안구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2019.09.02 수리 (Accepted) 1-1-2019-0902597-06
2 선행기술조사의뢰서
Request for Prior Art Search		 2019.12.06 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2019.12.24 수리 (Accepted) 9-1-2019-0060292-12
4 의견제출통지서
Notification of reason for refusal		 2020.06.10 발송처리완료 (Completion of Transmission) 9-5-2020-0398504-07
5 의견제출통지서
Notification of reason for refusal		 2020.06.11 발송처리완료 (Completion of Transmission) 9-5-2020-0403298-04
6 [거절이유 등 통지에 따른 의견]의견서·답변서·소명서
 2020.07.29 수리 (Accepted) 1-1-2020-0796176-02
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2020.07.29 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2020-0796177-47
8 등록결정서
Decision to grant		 2020.11.23 발송처리완료 (Completion of Transmission) 9-5-2020-0810331-59
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번호 청구항
1 1
네트워크 온 칩의 라우터에 있어서,입력 포트를 통해 패킷 데이터를 입력받고, 상기 패킷 데이터를 임시 저장하는, FIFO(First In First Out) 버퍼;상기 패킷 데이터의 라우팅 경로를 계산하는 라우팅 계산기;상기 계산된 라우팅 경로에 기초하여 결정된 출력 포트로 상기 패킷 데이터가 출력될 수 있도록 크로스바 스위치를 제어하는 스위치 할당기;상기 스위치 할당기의 제어에 따라 상기 패킷 데이터를 상기 출력 포트로 출력하는 상기 크로스바 스위치;상기 라우터에 포함된 각 구성간 송수신되는 제어 신호의 오류 정정을 위해 해밍 코드에 기초하여 상기 제어 신호를 인코딩하는 인코더; 및상기 해밍 코드에 기초하여 상기 인코딩된 제어 신호를 디코딩하는 디코더; 를 포함하고,상기 인코더 및 상기 디코더는, 상기 각 구성 사이에 배치되어 상기 각 구성 사이의 동일한 경로에서 전송되는 복수의 제어 신호들을 클러스팅하여 인코딩 및 디코딩을 수행하는 네트워크 온 칩의 라우터
2 2
삭제
3 3
제 1 항에 있어서,상기 해밍 코드의 메시지 비트 m, 패리티 비트 크기 k와 코드 워드 크기 n은 수학식 1과 같은 관계를 갖는, 네트워크 온 칩의 라우터
4 4
삭제
5 5
제 1 항에 있어서,상기 제어 신호는,상기 FIFO 버퍼에서 출력되어 상기 라우팅 계산기로 입력되는, 패킷 주소 신호;상기 FIFO 버퍼에서 출력되어 상기 라우팅 계산기 및 상기 스위치 할당기로 입력되는, 패킷 타입 신호;상기 라우팅 계산기에서 출력되어 상기 스위치 할당기로 입력되는, 라우팅 계산 결과 신호;상기 스위치 할당기에서 출력되어 상기 크로스바 스위치로 입력되는, 스위치 제어 신호;상기 크로스바 스위치에서 출력되어 상기 FIFO 버퍼로 입력되는, 버퍼 read 신호; 및/또는상기 FIFO 버퍼에서 출력되어 상기 크로스바 스위치로 입력되는, 버퍼 empty 신호; 를 포함하는, 네트워크 온 칩의 라우터
6 6
제 5 항에 있어서,상기 인코더 및 상기 디코더는,상기 패킷 주소 신호 및 상기 패킷 타입 신호를 클러스터링하여 인코딩 및 디코딩을 수행하며,상기 패킷 타입 신호 및 상기 라우팅 계산 결과 신호를 클러스터링하여 인코딩 및 디코딩을 수행하며,상기 네트워크 온 칩 내의 모든 FIFO 버퍼들에 입력되는 버퍼 read 신호들을 클러스터링하여 인코딩 및 디코딩을 수행하며, 및/또는상기 모든 FIFO 버퍼들에 입력되는 버퍼 empty 신호들을 클러스터링하여 인코딩 및 디코딩을 수행하는, 네트워크 온 칩의 라우터
7 7
제 1 항에 있어서,입력 데이터를 저장하고 시프트하는, 레지스터; 를 적어도 하나 더 포함하는, 네트워크 온 칩의 라우터
8 8
제 7 항에 있어서,상기 레지스터는 상기 인코더 및 상기 디코더와 분리되어 상기 라우터에 배치되는, 네트워크 온 칩의 라우터
9 9
제 8 항에 있어서,상기 레지스터는, 상기 스위치 할당기의 입력단 및 출력단에 각각 배치되는 제1 및 제2 레지스터를 포함하되,상기 제1 레지스터는 상기 스위치 할당기의 입력단과 상기 디코더 사이에 배치되며, 상기 제2 레지스터는 상기 스위치 할당기의 출력단과 상기 인코더 사이에 배치되는, 네트워크 온 칩의 라우터
10 10
제 9 항에 있어서,상기 라우팅 계산기의 입력단에 2개의 디코더들이 배치된 경우, 상기 라우팅 계산기는 X-Y 라우팅 경로 계산 회로로 구성되는, 네트워크 온 칩의 라우터
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 산업통상자원부 성균관대학교 산업핵심기술개발사업 차세대 메모리를 위한 메모리 서브시스템 및 시스템 아키텍처 기술개발
2 - 성균관대학교 성균관대-삼성전자 반도체 산학협력위원회 연구과제 PIM(Processing-In-Memory)을 위한 메모리-프로세서 인터페이스 아키텍처