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기판;상기 기판의 제1 면에 위치하는 n-형 층;상기 n-형 층 위에 위치하는 p형 층;상기 p형 층 위에 위치하고, 서로 인접하는 p+ 영역 및 n+ 영역;상기 n-형 층 및 상기 p형 층에 형성된 제1 트렌치 및 제2 트렌치;상기 제1 트렌치 내에 위치하는 게이트 전극; 및상기 제2 트렌치 내에 위치하는 소스 절연막을 포함하고,상기 소스 절연막은 이산화 규소를 포함하는 반도체 소자
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제1 항에 있어서,상기 제1 트렌치는 상기 n-형 층, 상기 p형 층 및 상기 n+ 영역에 형성되고,상기 제2 트렌치는 상기 n-형 층, 상기 p형 층 및 상기 p+ 영역에 형성되는반도체 소자
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제1 항에 있어서,상기 제2 트렌치의 하부면은 상기 p형 층의 하부면보다 아래에 위치하는 반도체 소자
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제3 항에 있어서,상기 제2 트렌치의 하부면은 상기 제1 트렌치의 하부면과 같거나 아래에 위치하는 반도체 소자
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제2 항에 있어서,상기 제1 트렌치 내부에 제1 게이트 절연막이 위치하고,상기 제1 게이트 절연막 위에 상기 게이트 전극이 위치하고,상기 게이트 전극 위에 상기 제1 게이트 절연막과 연결되는 제2 게이트 절연막이 위치하는 반도체 소자
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제5 항에 있어서,상기 소스 절연막의 두께는 상기 제1 게이트 절연막의 두께보다 크거나 같은 반도체 소자
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제2 항에 있어서,상기 제1 트렌치의 하부면 아래에 p 쉴드 영역을 포함하는 반도체 소자
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기판의 제1 면 위에 n-형 층 및 p형 층을 차례로 형성하는 단계;상기 p형 층 상에 서로 다른 이온을 주입하여 p+ 영역 및 n+ 영역을 형성하는 단계; 상기 n-형 층, 상기 p형 층 및 상기 n+ 영역을 식각하여 제1 트렌치를 형성하는 단계;상기 n-형 층, 상기 p형 층 및 상기 p+ 영역을 식각하여 제2 트렌치를 형성하는 단계;상기 제2 트렌치의 내부에 소스 절연막을 형성하는 단계;상기 제1 트렌치의 내부에 제1 게이트 절연막을 형성하는 단계;상기 제1 게이트 절연막 위에 게이트 전극을 형성하는 단계;상기 게이트 전극 위에 상기 제1 게이트 절연막과 연결되는 제2 게이트 절연막을 형성하는 단계;상기 p+ 영역, 상기 n+ 영역, 상기 소스 절연막 및 상기 제2 게이트 절연막 위에 소스 전극을 형성하는 단계; 및상기 기판의 제2 면에 드레인 전극을 형성하는 단계를 포함하고,상기 소스 절연막은 이산화 규소를 포함하는 반도체 소자의 제조 방법
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제8 항에 있어서,상기 제2 트렌치의 하부면은 상기 p형 층의 하부면보다 아래에 위치하도록 형성하는 반도체 소자의 제조 방법
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제9 항에 있어서,상기 제2 트렌치의 하부면은 상기 제1 트렌치의 하부면과 같거나 아래에 위치하도록 형성하는 반도체 소자의 제조 방법
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제8 항에 있어서,상기 소스 절연막의 두께는 상기 제1 게이트 절연막의 두께보다 크거나 같게 형성하는 반도체 소자의 제조 방법
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제8 항에 있어서,상기 제1 트렌치를 형성하는 단계 이후에,상기 제1 트렌치의 하부면 아래에 p형 이온을 주입하여 p 쉴드 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법
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제8 항에 있어서,상기 제2 트렌치를 형성하는 단계 이후, 그리고 상기 소스 절연막을 형성하는 단계 이전에,상기 제1 트렌치의 내부, 그리고 상기 p+ 영역 및 상기 n+ 영역 위에 감광성 도전층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법
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제13 항에 있어서,상기 소스 절연막을 형성하는 단계 이후에,상기 소스 절연막 및 상기 감광성 도전층 위에 무기막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법
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제14 항에 있어서,상기 무기막을 형성하는 단계 이후, 그리고 상기 제1 게이트 절연막 및 상기 게이트 전극을 형성하는 단계 이전에,상기 감광성 도전층 및 상기 무기막의 상기 감광성 도전층 위에 위치하는 부분을 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법
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