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입력 데이터를 수신하고, 상기 입력 데이터에 대한 비교 결과를 비교부 출력 데이터로 출력하는 비교부;상기 비교부에 전기적으로 연결되며, 상기 비교부 출력 데이터를 디지털 값으로 샘플링하여 샘플드 데이터로 출력하는 플립플롭부;상기 비교부 출력 데이터를 수신하며, 상기 비교부 출력 데이터의 오류 발생 여부에 기초하여 오류 감지 신호를 출력하는 오류 감지부; 및상기 오류 감지 신호에 기초하여,오류 발생 시에 상기 샘플드 데이터의 위상을 반대 위상으로 전환하는 멀티플렉서부를 포함하는, 오류 정정기
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제 1 항에 있어서,상기 오류 감지부는비교부 출력 데이터를 수신하고, 상기 비교부 출력 데이터의 오류 발생 여부에 따라 펄스를 생성하는 펄스 발생기; 및상기 펄스 발생기에 전기적으로 연결되며, 상기 오류 감지 신호를 출력하는 플립플롭을 포함하며,상기 오류 감지 신호는 1 유닛 인터벌의 상기 펄스를 포함하는, 오류 정정기
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제2 항에 있어서,상기 펄스 발생기는 상기 비교부 출력 데이터 중 제1 비교부 출력 데이터를 수신하는 제1 트랜지스터;상기 비교부 출력 데이터 중 상기 제1 비교부 출력 데이터와 다른 제2 비교부 출력 데이터를 수신하는 제2 트랜지스터; 및클럭 신호를 수신하는 제3 트랜지스터를 포함하는, 오류 정정기
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제3 항에 있어서,상기 클럭 신호의 라이징 에지에서의 상기 제1 및 제2 비교부 출력 데이터가 모두 논리 하이일 때에, 상기 펄스 발생기는 오류가 발생한 것으로 판단하는, 오류 정정기
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제3 항에 있어서,상기 클럭 신호는 상기 펄스 발생기 및 상기 플립플롭에 제공되는, 오류 정정기
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제2 항에 있어서,상기 오류 감지부는 상기 펄스 발생기와 상기 플립플롭 사이에 전기적으로 연결된 인버터를 더 포함하는, 오류 정정기
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제1 항에 있어서, 상기 플립플롭부는상기 비교부 출력 데이터 중 제1 비교부 출력 데이터를 수신하는 제1 플립플롭; 및 상기 비교부 출력 데이터 중 상기 제1 비교부 출력 데이터와 다른 제2 비교부 출력 데이터를 수신하는 제2 플립플롭을 포함하며,상기 제1 및 제2 플립플롭은, 각각 동일한 클럭 신호에 따라, 상기 제1 및 제2 비교부 출력 데이터를 샘플링하여 제1 및 제2 샘플드 데이터를 출력하는, 오류 정정기
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8
제7 항에 있어서,상기 멀티플렉서부는상기 제1 플립플롭에 연결되며, 상기 제1 샘플드 데이터를 수신하는 제1 멀티플렉서; 및상기 제2 플립플롭에 연결되며, 상기 제2 샘플드 데이터를 수신하는 제2 멀티플렉서를 포함하며,상기 오류 감지 신호에 기초하여, 상기 제1 및 제2 멀티플렉서 중 어느 하나는 상기 제1 및 제2 샘플드 데이터 중 선택된 샘플드 데이터를 천이시키는, 오류 정정기
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제1 항에 있어서,상기 비교부와 상기 플립플롭부 사이에 전기적으로 연결된 래치부를 더 포함하는, 오류 정정기
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제1 항에 있어서,상기 플립플롭부와 상기 오류 감지부에는 동일한 클럭 신호가 제공되며,상기 클럭 신호의 라이징 에지의 위상은 데이터 아이의 중앙보다 앞선, 오류 정정기
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제1 항에 있어서,상기 입력 데이터는 차동 데이터인, 오류 정정기
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반도체 메모리 장치에 있어서, 상기 반도체 메모리 장치는 외부로부터 전송된 입력 데이터를 수신하고, 상기 입력 데이터의 오류를 정정하는 수신기를 포함하며,상기 수신기는 상기 입력 데이터에 대한 비교 결과를 비교부 출력 데이터로 출력하는 비교부;상기 비교부에 전기적으로 연결되며, 상기 비교부 출력 데이터를 디지털 값으로 샘플링하여 샘플드 데이터로 출력하는 플립플롭부;상기 비교부 출력 데이터를 수신하며, 상기 비교부 출력 데이터의 오류 발생 여부에 기초하여 오류 감지 신호를 출력하는 오류 감지부; 및상기 오류 감지 신호에 기초하여,오류 발생 시에 상기 샘플드 데이터의 위상을 반대 위상으로 전환하는 멀티플렉서부를 포함하는, 반도체 메모리 장치
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