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1 비트 DAC(Digital to Analog Converter)를 포함하는 송신 장치의 프리코딩 방법에 있어서,채널 행렬의 의사 역행렬과 송신 심볼 벡터에 기초하여, 제1 프리코딩 벡터를 계산하는 단계;상기 제1 프리코딩 벡터에 대하여, 상기 제1 프리코딩 벡터의 오류 벡터를 수정하기 위한 알고리즘을 수행하여 수정된 제2 프리코딩 벡터를 획득하는 단계; 상기 제2 프리코딩 벡터를 정제(refine)하여 제3 프리코딩 벡터를 획득하는 단계; 및상기 제3 프리코딩 벡터를 이용하여 프리코딩을 수행하는 단계를 포함하고,상기 오류 벡터는 [수학식 8]에 의해 결정되고[수학식 8]여기서, e는 오류 벡터, s는 송신 심볼 벡터, H는 채널 행렬, 는 1비트 양자화기이고,상기 수정된 제2 프리코딩 벡터를 획득하는 단계는,상기 제1 프리코딩 벡터의 요소가 기 설정된 임계값 이상인 경우, 대응되는 제2 프리코딩 벡터의 요소를 상기 제1 프리코딩 벡터의 요소로 결정하는 단계; 및상기 제1 프리코딩 벡터의 요소가 상기 임계값 미만인 경우, 대응되는 제2 프리코딩 벡터의 요소를 0으로 결정하는 단계를 포함하고,상기 제3 프리코딩 벡터를 획득하는 단계는,상기 제2 프리코딩 벡터의 요소를 플립하기 위하여 플립 순서를 결정하는 단계; 및상기 플립 순서에 기초하여, 상기 제2 프리코딩 벡터의 요소를 플립하여 상기 제2 프리코딩 벡터가 플립된 제3 프리코딩 벡터를 획득하는 단계를 포함하는, 방법
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제1항에 있어서, 상기 기 설정된 임계값은 [수학식 4]에 의해 결정되는 방법
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제1항에 있어서,상기 수정된 제2 프리코딩 벡터를 획득하는 단계는,상기 오류 벡터가 0인 경우, 제1 프리코딩 벡터를 제2 프리코딩 벡터로 결정하는 단계를 포함하는, 방법
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제1항에 있어서,상기 제2 프리코딩 벡터가 플립된 제3 프리코딩 벡터를 획득하는 단계는,상기 제2 프리코딩 벡터의 요소를 플립하여, 플립된 제2A 프리코딩 벡터 및 플립된 제2B 프리코딩 벡터를 획득하는 단계;상기 제2 프리코딩 벡터, 상기 플립된 제2A 프리코딩 벡터 및 상기 플립된 제2B 프리코딩 벡터 각각에 [수학식 10]에 의해 결정되는 행렬 M을 곱하여, 최소값을 갖는 요소를 포함하는 결과를 갖는 프리코딩 벡터를 제3 프리코딩 벡터로 결정하는, 방법
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제8항에 있어서,상기 플립 순서를 결정하는 단계는,[수학식 9]에 의해 결정되는 벡터 v에서 을 만족하는 수열()이 있는 경우, 상기 플립 순서는 순서로 결정하는, 방법
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제8항에 있어서,상기 제2 프리코딩 벡터의 요소를 플립하여, 플립된 제2A 프리코딩 벡터 및 플립된 제2B 프리코딩 벡터를 획득하는 단계는,상기 제2 프리코딩 벡터의 모든 요소에 대하여 플립을 수행하는 단계를 포함하는, 방법
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제1항에 있어서,상기 제1 프리코딩 벡터를 계산하는 단계는 ZF 프리코더를 이용하여 수행되는, 방법
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송수신부;적어도 하나의 프로세서; 및상기 프로세서에 전기적으로 연결된 메모리를 포함하고,상기 메모리는, 상기 프로세서가 실행 시에, 채널 행렬의 의사 역행렬과 송신 심볼 벡터에 기초하여, 제1 프리코딩 벡터를 계산하고, 상기 제1 프리코딩 벡터와 기 설정된 임계값 사이의 비교 결과에 기초하여, 상기 제1 프리코딩 벡터로부터 수정된 제2 프리코딩 벡터를 획득하고,상기 제2 프리코딩 벡터의 요소를 플립하기 위한 플립 순서를 결정하고, 결정된 플립 순서에 기초하여 상기 제2 프리코딩 벡터의 요소를 플립함으로써 제3 프리코딩 벡터를 획득하고,상기 제3 프리코딩 벡터를 이용하여 프리코딩을 수행하도록 하는 인스트럭션들을 저장하는, 송신 장치
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