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입력 전류를 버퍼(buffer)하여 전달하고, 상기 입력된 전류에 상응하는 입력 전압을 형성하는 전류 전달(current conveyer) 스테이지와, 상기 입력 전압을 증폭하여 상기 증폭기의 트랜스 임피던스 이득 조절 신호를 형성하는 증폭 스테이지(amplifying stage)를 포함하는 전류 버퍼를 복수개 포함하는 전류 버퍼부; 및상기 전류 버퍼부가 전달한 전류로부터 출력 전압을 형성하되, 트랜스 임피던스 이득 조절 신호에 따라 서로 다른 전달 임피던스 이득(trans-impedance gain)으로 상기 출력 전압을 형성하는 가변 전달 임피던스 증폭기를 포함하는 전달 임피던스 증폭기
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제1항에 있어서, 전류 버퍼들은, 상기 입력 전류의 크기와 관계없이 동작하는 적어도 하나의 전류 버퍼와,상기 입력 전류가 제1 문턱 전류값 이상일 때 동작하는 적어도 하나의 전류 버퍼를 포함하는 전달 임피던스 증폭기
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제2항에 있어서, 상기 복수의 전류 버퍼들은,상기 입력 전류가 제1 문턱 전류값보다 큰 제2 문턱 전류값 이상일 때 동작하는 적어도 하나의 전류 버퍼를 포함하는 전달 임피던스 증폭기
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제1항에 있어서, 상기 전류 전달 스테이지는, 입력 노드와 출력 노드에서 각각 연결된 제1 도전형 모디파이드 캐스코드 회로(modified cascode circuit)와, 제2 도전형 모디파이드 캐스코드 회로를 포함하며,상기 제1 도전형 모디파이드 캐스코드 회로는 제1 도전형 트랜지스터들의 제1 페어드 게이트 회로(paired gate circuit)와, 상기 제1 도전형 트랜지스터들의 제3 페어드 게이트 회로를 포함하고, 상기 제1 페어드 게이트 회로와 상기 제3 페어드 게이트 회로는 모디파이드 캐스코드 구조로 연결되며,상기 제2 도전형 모디파이드 캐스코드 회로는 제2 도전형 트랜지스터의 제2 페어드 게이트 회로와, 상기 제2 페어드 게이트 회로, 상기 제2 도전형 트랜지스터의 제4 페어드 게이트 회로를 포함하고, 상기 제2 페어드 게이트 회로와 상기 제4 페어드 게이트 회로는 모디파이드 캐스코드 구조로 연결된 전달 임피던스 증폭기
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제4항에 있어서,상기 입력 전압은, 상기 입력 전류의 크기와 상기 전류 버퍼부의 등가 입력 저항의 곱으로 표시되는 전달 임피던스 증폭기
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제1항에 있어서,상기 가변 전달 임피던스 증폭기는,일 전극으로 기준 전압이 제공되는 제1 도전형 트랜지스터와,일 전극으로 구동 전압이 제공되는 제2 도전형 트랜지스터와,상기 제1 도전형 트랜지스터의 제어전극과 상기 제2 도전형 트랜지스터의 제어전극이 서로 연결되며, 상기 전류 버퍼부가 출력한 전류가 입력되는 입력 노드와상기 제1 도전형 트랜지스터의 타 전극과, 상기 제2 도전형 트랜지스터의 타 전극이 연결되어 상기 출력 전압이 형성되는 출력 노드와, 상기 입력 노드와 상기 출력 노드 사이에 연결된 제1 저항 및 트랜스 임피던스 이득 조절 신호에 의하여 도통이 제어되는 스위치 및 상기 스위치와 직렬로 연결된 저항이 연결된 저항 가지(resistor branch)를 포함하며,상기 저항 가지는 상기 입력 노드와 상기 출력 노드 사이에서 복수개가 병렬로 연결된 전달 임피던스 트랜지스터
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