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게이트 전극;상기 게이트 전극 상의 제1 절연막;상기 제1 절연막 상에 서로 이격되어 배치된 제1 도전 패턴 및 제2 도전 패턴;상기 제1 절연막 상에 배치되며, 상기 제1 도전 패턴 및 상기 제2 도전 패턴을 연결하는 채널 패턴;상기 채널 패턴과 상기 제1 절연막의 사이에 배치되며, 상기 제1 절연막에 비해 높은 수소 원자 함량비(atomic %)를 갖는 계면층을 포함하는 메모리 소자
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제1 항에 있어서,상기 제1 절연막 및 상기 채널 패턴은 상기 계면층을 사이에 두고 서로 이격되는 메모리 소자
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제1 항에 있어서,상기 계면층은 상기 제1 절연막 및 상기 채널 패턴에 비해 작은 두께를 갖는 메모리 소자
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제1 항에 있어서,상기 제1 절연막과 상기 게이트 전극 사이의 제2 절연막을 더 포함하고,상기 제1 절연막과 상기 제2 절연막과 서로 다른 산소 원자 함량비(atomic %)를 갖는 메모리 소자
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제1 항에 있어서,상기 계면층은 상기 제1 절연막의 측면의 적어도 일부를 덮는 메모리 소자
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제1 항에 있어서,상기 게이트 전극과 전기적으로 연결되는 펄스 제너레이터를 더 포함하는 메모리 소자
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서로 이격된 제1 게이트 전극 및 제2 게이트 전극;상기 제1 게이트 전극 상의 제1 채널 패턴;상기 제2 게이트 전극 상의 제2 채널 패턴;상기 제1 게이트 전극과 제1 채널 패턴의 사이 및 상기 제2 게이트 전극과 제2 채널 패턴 사이의 제1 절연막;상기 제1 절연막 상에 서로 이격되어 배치된 제1 도전 패턴 및 제2 도전 패턴을 포함하되,상기 제1 채널 패턴 및 상기 제2 채널 패턴의 각각은 상기 제1 도전 패턴과 상기 제2 도전 패턴을 연결하는 메모리 소자
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제7 항에 있어서,상기 제1 채널 패턴과 상기 제1 절연막 사이의 제1 계면층 및 상기 제2 채널 패턴과 상기 제2 절연막 사이의 제2 계면층을 더 포함하는 메모리 소자
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제7 항에 있어서,상기 제1 계면층 및 상기 제2 계면층은 상기 제1 절연막에 비해 높은 수소 원자 함량비(atomic %)를 갖는 메모리 소자
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제7 항에 있어서,상기 제1 절연막과 상기 제1 및 제2 게이트 전극 사이의 제2 절연막을 더 포함하고,상기 제1 절연막 및 상기 제2 절연막은 서로 다른 산소 원자 함량비(atomic %)를 갖는 메모리 소자
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