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기본 클럭 신호(CLK)에 따라 동작하며, 입력 신호(xn)를 입력받아 부호(dsn)를 출력하는 판정 궤환 등화기의 탭 계수(Cj)를 조절하는 탭 계수 조절 장치에 있어서,상기 기본 클럭 신호(CLK); 및 상기 기본 클럭 신호(CLK)의 주파수를 1/2, 1/4, 1/8, …, 1/2n로 분주하여 얻어진 제1 클럭 신호(CLK/2) 내지 제n 클럭 신호(CLK/2n);를 포함하는 클럭 신호(CLOCK)를 출력하는 클럭 분주기;상기 기본 클럭 신호(CLK)의 각 주기마다 신호(en)의 부호(esn); 신호(dn)의 상기 부호(dsn); 및 상기 부호(dsn)의 j 클럭 이전에 상기 판정 궤환 등화기로부터 출력되는 부호(dsn-j)를 수신하여 상기 탭 계수(Cj)를 증가 및 감소시키는 업 신호(upCj) 및 다운 신호(dnCj)를 각각 생성하는 제1 업/다운 신호 생성부;상기 기본 클럭 신호(CLK)의 각 주기마다 상기 부호(esn) 및 상기 부호(dsn)를 수신하여 데이터 레벨(dLev)을 증가 및 감소시키는 업 신호(updl) 및 다운 신호(dndl)를 각각 생성하는 제2 업/다운 신호 생성부;상기 클럭 분주기가 생성한 상기 클럭 신호(CLOCK)에 포함된 상기 기본 클럭 신호(CLK) 및 상기 제1 클럭 신호(CLK/2) 내지 제(n-1) 클럭 신호(CLK/2n-1)에 따라 상기 업 신호(upCj) 및 다운 신호(dnCj)를 순차적으로 압축하며, 압축된 상기 업 신호(upCj) 및 다운 신호(dnCj)를 상기 제n 클럭 신호(CLK/2n)의 각 주기마다 각각 포인터 증가 신호(pincCj) 및 포인터 감소 신호(pdecCj)로 출력하는 제1 LPF;상기 클럭 분주기가 생성한 상기 클럭 신호(CLOCK)에 포함된 상기 기본 클럭 신호(CLK) 및 상기 제1 클럭 신호(CLK/2) 내지 제(n-1) 클럭 신호(CLK/2n-1)에 따라 상기 업 신호(updl) 및 다운 신호(dndl)를 순차적으로 압축하며, 압축된 상기 업 신호(updl) 및 다운 신호(dndl)를 상기 제n 클럭 신호(CLK/2n)의 각 주기마다 각각 포인터 증가 신호(pincdl) 및 포인터 감소 신호(pdecdl)로 출력하는 제2 LPF;상기 제n 클럭 신호(CLK/2n)에 따라 동작하며, 상기 포인터 증가 신호(pincCj) 및 포인터 감소 신호(pdecCj)에 따라 제1 초기값을 증가 또는 감소시켜 신호(pntCj)를 출력하는 제1 포인터;상기 제n 클럭 신호(CLK/2n)에 따라 동작하며, 상기 포인터 증가 신호(pincdl) 및 포인터 감소 신호(pdecdl)에 따라 제2 초기값을 증가 또는 감소시켜 신호(pntdl)를 출력하는 제2 포인터; 및상기 신호(pntCj) 및 신호(pntdl)를 각각 상기 탭 계수(Cj) 및 데이터 레벨(dLev)로 변환하는 제1 DAC 및 제2 DAC를 포함하는 것을 특징으로 하는 판정 궤환 등화기용 적응형 탭 계수 조절 장치(단, n 및 j는 각각 0 이상의 정수, , en=dn-dLev)
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제1항에 있어서,상기 제1 업/다운 신호 생성부는 상기 부호(esn) 및 부호(dsn-j)가 동일한 값을 가지고, 부호(dsn)="1"일 때 업 신호(upCj)="1" 및 다운 신호(dnCj)="0"을 상기 기본 클럭 신호(CLK)의 각 주기마다 출력하며, 상기 부호(esn) 및 부호(dsn-j)가 서로 다른 값을 가지고, 부호(dsn)="1"일 때 업 신호(upCj)="0" 및 다운 신호(dnCj)="1"을 상기 기본 클럭 신호(CLK)의 각 주기마다 출력하는 제1 로직 회로를 포함하는 것을 특징으로 하는 판정 궤환 등화기용 적응형 탭 계수 조절 장치
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제2항에 있어서,상기 제1 로직회로는 부호(esn) 및 상기 부호(dsn-j)를 연산하여 출력하는 XNOR 게이트; 상기 XNOR 게이트의 출력값과 상기 부호(dsn)를 연산하여 상기 기본 클럭 신호(CLK)의 각 주기마다 상기 업 신호(upCj)로 출력하는 제1 AND 게이트; 부호(esn) 및 상기 부호(dsn-j)를 연산하여 출력하는 XOR 게이트; 및 상기 XOR 게이트의 출력값과 상기 부호(dsn)를 연산하여 상기 기본 클럭 신호(CLK)의 각 주기마다 상기 다운 신호(dnCj)로 출력하는 제2 AND 게이트를 포함하는 것을 특징으로 하는 판정 궤환 등화기용 적응형 탭 계수 조절 장치
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제1항에 있어서,상기 제2 업/다운 신호 생성부는 부호(esn)="1"이고 부호(dsn)="1"일 때 업 신호(updl)="1" 및 다운 신호(dndl)="0"을 상기 기본 클럭 신호(CLK)의 각 주기마다 출력하며, 부호(esn)="0"이고 부호(dsn)="1"일 때 업 신호(updl)="0" 및 다운 신호(dndl)="1"을 상기 기본 클럭 신호(CLK)의 각 주기마다 출력하는 제2 로직 회로를 포함하는 것을 특징으로 하는 판정 궤환 등화기용 적응형 탭 계수 조절 장치
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제4항에 있어서,상기 제2 로직 회로는 부호(esn) 및 상기 부호(dsn)를 연산하여 그 결과값을 상기 기본 클럭 신호(CLK)의 각 주기마다 상기 업 신호(updl)로 출력하는 제3 AND 게이트; 및 부호(esn)의 값을 반전시키는 인버터; 및 상기 인버터의 출력값과 상기 부호(dsn)를 연산하여 그 결과값을 상기 기본 클럭 신호(CLK)의 각 주기마다 상기 다운 신호(dndl)로 출력하는 제4 AND 게이트를 포함하는 것을 특징으로 하는 판정 궤환 등화기용 적응형 탭 계수 조절 장치
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제1항에 있어서,상기 제1 LPF 및 제2 LPF 각각은상기 기본 클럭 신호(CLK) 및 상기 제1 클럭 신호(CLK/2) 내지 제(n-1) 클럭 신호(CLK/2n-1) 각각에 따라 동작하며, 케스케이드로 연결된 제1 셀 내지 제n 셀; 및상기 제n 셀의 출력단에 연결되며, 제n 클럭 신호(CLK/2n)에 따라 동작하는 는 제1 FF 및 제2 FF를 포함하되,상기 제1 셀은 상기 기본 클럭 신호(CLK)의 각 주기마다 상기 업 신호(updl) 및 다운 신호(dndl)를 각각 수신 및 압축하여 출력 신호(up2, dn2)를 생성하며, 제m 셀은 상기 제(m-1) 셀의 출력 신호(upm-1, dnm-1)를 제(m-1) 클럭 신호(CLK/2m-1)에 따라 각각 압축하여 출력 신호(upm, dnm)를 생성하고 상기 제(m+1) 셀에 인가하며, 상기 제n 셀은 제(n-1) 셀의 출력 신호(upn-1, dnn-1)를 제(n-1) 클럭 신호(CLK/2n-1)에 따라 압축하여 출력 신호(upn, dnn)를 생성하고 상기 제1 FF 및 제2 FF에 각각 인가하며,상기 제1 FF 및 제2 FF는 상기 출력 신호(upn, dnn)를 상기 제n 클럭 신호(CLK/2n)에 동기화하여 각각 포인터 증가 신호(pincdl) 및 포인터 감소 신호(pdecdl)로 출력하는 것을 특징으로 하는 판정 궤환 등화기용 적응형 탭 계수 조절 장치(단, n은 자연수이고, m은 2≤m≤n-1을 만족하는 자연수)
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제6항에 있어서,상기 제m 셀은상기 출력 신호(upm-1, dnm-1)를 각각 수신하여 신호(up_prv003c#0003e#, dn_prv003c#0003e#)를 각각 생성하는 제3 FF 및 제4 FF;상기 신호(up_prv003c#0003e#, dn_prv003c#0003e#)를 지연시켜 신호(up_prv003c#1003e#, dn_prv003c#1003e#)를 각각 생성하는 제5 FF 및 제6 FF;상기 신호(up_prv003c#0003e#) 및 상기 신호(up_prv003c#1003e#)를 연산하는 제1 OR 게이트;상기 신호(dn_prv003c#0003e#) 및 상기 신호(dn_prv003c#1003e#)를 연산하는 제2 OR 게이트;상기 제1 OR 게이트 및 상기 제2 OR 게이트의 출력을 각각 반전하는 제1 인버터 및 제2 인버터;상기 제1 OR 게이트의 출력과 제2 인버터의 출력을 연산하여 상기 출력 신호(upm)를 생성 및 출력하는 제5 AND 게이트; 및상기 제2 OR 게이트의 출력과 제1 인버터의 출력을 연산하여 상기 출력 신호(dnm)를 생성 및 출력하는 제6 AND 게이트를 포함하는 것을 특징으로 하는 판정 궤환 등화기용 적응형 탭 계수 조절 장치
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제6항에 있어서,상기 제m셀은상기 출력 신호(upm-1, dnm-1)를 각각 수신하여 신호(up_prv003c#0003e#, dn_prv003c#0003e#)를 각각 생성하는 제3 FF 및 제4 FF;상기 신호(up_prv003c#0003e#, dn_prv003c#0003e#)를 지연시켜 신호(up_prv003c#1003e#, dn_prv003c#1003e#)를 각각 생성하는 제5 FF 및 제6 FF;상기 신호(up_prv003c#0003e#) 및 상기 신호(up_prv003c#1003e#)를 연산하는 제1 NOR 게이트;상기 신호(dn_prv003c#0003e#) 및 상기 신호(dn_prv003c#1003e#)를 연산하는 제2 NOR 게이트;상기 제1 NOR 게이트 및 상기 제2 NOR 게이트의 출력을 각각 반전하는 제1 인버터 및 제2 인버터;상기 제1 NOR 게이트의 출력과 제2 인버터의 출력을 연산하여 상기 출력 신호(upm)를 생성하는 제3 NOR 게이트; 및상기 제2 NOR 게이트의 출력과 제1 인버터의 출력을 연산하여 상기 출력 신호(dnm)를 생성하는 제4 NOR 게이트를 포함하는 것을 특징으로 하는 판정 궤환 등화기용 적응형 탭 계수 조절 장치
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제6항에 있어서,상기 제m 셀은: 제(m-1) 클럭 신호(CLK/2m-1)의 두 클럭 주기 동안 수신되는 2개의 상기 제(m-1) 셀의 출력 신호(upm-1)를 1개의 출력 신호(upm)로 압축하여 상기 제(m+1) 셀에 인가하며; 제(m-1) 클럭 신호(CLK/2m-1)의 두 클럭 주기 동안 수신되는 2개의 상기 제(m-1) 셀의 출력 신호(dnm-1)를 1개의 출력 신호(dnm)로 압축하여 상기 제(m+1) 셀에 인가하는 것을 특징으로 하는 판정 궤환 등화기용 적응형 탭 계수 조절 장치
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제1항에 있어서,상기 제1 포인터는 포인터 증가 신호(pincCj)="1" 및 포인터 감소 신호(pdecCj)="0" 이면 상기 제1 초기값에 +1을 가산하고; 포인터 증가 신호(pincCj)="0" 및 포인터 감소 신호(pdecCj)="1" 이면 상기 제1 초기값에 -1을 가산하며; 복수의 클럭 주기가 경과한 후에 +1 또는 -1이 가산된 제1 초기값을 신호(pntCj)로 출력하는 것을 특징으로 하는 판정 궤환 등화기용 적응형 탭 계수 조절 장치
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제1항에 있어서,상기 제2 포인터는 포인터 증가 신호(pincdl)="1" 및 포인터 감소 신호(pdecdl)="0" 이면 상기 제2 초기값에 +1을 가산하고; 포인터 증가 신호(pincdl)="0" 및 포인터 감소 신호(pdecdl)="1" 이면 상기 제2 초기값에 -1을 가산하며; 복수의 클럭 주기가 경과한 후에 +1 또는 -1이 가산된 제2 초기값을 신호(pntdl)로 출력하는 것을 특징으로 하는 판정 궤환 등화기용 적응형 탭 계수 조절 장치
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