| 1 |
1
제1 도전형 물질로 형성되는 제1 에미터(emitter)층, 상기 제1 에미터(emitter)층 상에 제2 도전형 물질로 수직 형성되는 제1 베이스(base)층, 상기 제1 베이스(base)층 상에 상기 제1 도전형 물질로 수직 형성되는 제2 베이스(base)층 및 상기 제2 베이스(base)층 상에 상기 제2 도전형 물질로 수직 형성되는 제2 에미터(emitter)층을 포함하는 메모리 셀;상기 제1 에미터(emitter)층 하단에 메탈 물질로 생성되는 워드 라인;상기 제2 에미터(emitter)층 상단에 메탈 물질로 생성되는 비트 라인;상기 제1 에미터(emitter)층과 상기 워드 라인 사이를 연결하도록 메탈 물질로 형성되는 워드 라인 컨택(contact)층;상기 워드 라인과 상기 제1 에미터(emitter)층 사이에서 메탈 물질로 형성되는 버퍼층; 및상기 제2 에미터(emitter)층과 상기 비트 라인 사이를 연결하도록 메탈 물질로 형성되는 비트 라인 컨택(contact)층을 포함하는2단자 수직형 사이리스터 기반 크로스 포인트 메모리
|
| 2 |
2
제1항에 있어서,상기 워드 라인과 분리되고, 상기 제1 에미터(emitter)층과 상기 버퍼층 사이를 연결하도록 형성되는 버퍼 컨택(contact)층을 더 포함하는2단자 수직형 사이리스터 기반 크로스 포인트 메모리
|
| 3 |
3
제2항에 있어서,상기 버퍼층은 상기 제1 에미터(emitter)층으로 상기 워드 라인 컨택(contact)층을 통해 인가되는 바이어스 전압의 극성과 반대되는 극성의 바이어스 전압을 상기 버퍼 컨택(contact)층을 통해 인가하는2단자 수직형 사이리스터 기반 크로스 포인트 메모리
|
| 4 |
4
제2항에 있어서,상기 버퍼층은 상기 제2 에미터(emitter)층으로 상기 비트 라인 컨택(contact)층을 통해 인가되는 바이어스 전압의 극성과 동일한 극성의 바이어스 전압을 상기 버퍼 컨택(contact)층을 통해 인가하는2단자 수직형 사이리스터 기반 크로스 포인트 메모리
|
| 5 |
5
제1항에 있어서,상기 버퍼층은 상기 워드 라인과 상기 제1 에미터(emitter)층 사이에 위치하여 상기 메모리셀과 상기 워드 라인 컨택(contact)층 간의 이격 거리를 증가시키는2단자 수직형 사이리스터 기반 크로스 포인트 메모리
|
| 6 |
6
제1항에 있어서,상기 버퍼층은 상기 워드 라인 컨택(contact)층을 통해 전압이 인가될 경우, 상기 메모리 셀이 아닌 선택되지 않은 메모리 셀에 대한 기생 커패시턴스(parasitic capacitance)를 감소시키는2단자 수직형 사이리스터 기반 크로스 포인트 메모리
|
| 7 |
7
제1항에 있어서,상기 제1 도전형 물질은 n형 불순물을 포함하고,상기 제2 도전형 물질은 p형 불순물을 포함하며,상기 메탈 물질은 금(Au), 코발트(Co), 구리(Cu), 철(Fe), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 류테늄(Ru) 중 적어도 하나 이상을 포함하는 2단자 수직형 사이리스터 기반 크로스 포인트 메모리
|
| 8 |
8
제1 도전형 물질로 형성되는 제1 에미터(emitter)층, 상기 제1 에미터(emitter)층 상에 제2 도전형 물질로 수직 형성되는 제1 베이스(base)층, 상기 제1 베이스(base)층 상에 상기 제1 도전형 물질로 수직 형성되는 제2 베이스(base)층 및 상기 제2 베이스(base)층 상에 상기 제2 도전형 물질로 수직 형성되는 제2 에미터(emitter)층을 포함하는 메모리 셀;상기 제1 에미터(emitter)층 하단에 메탈 물질로 생성되는 비트 라인;상기 제2 에미터(emitter)층 상단에 메탈 물질로 생성되는 워드 라인;상기 제1 에미터(emitter)층과 상기 비트 라인 사이를 연결하도록 메탈 물질로 형성되는 비트 라인 컨택(contact)층;상기 비트 라인과 상기 제1 에미터(emitter)층 사이에서 메탈 물질로 형성되는 버퍼층; 및상기 제2 에미터(emitter)층과 상기 워드 라인 사이를 연결하도록 메탈 물질로 형성되는 워드 라인 컨택(contact)층을 포함하는2단자 수직형 사이리스터 기반 크로스 포인트 메모리
|
| 9 |
9
제8항에 있어서,상기 비트 라인과 분리되고, 상기 제1 에미터(emitter)층과 상기 버퍼층 사이를 연결하도록 형성되는 버퍼 컨택(contact)층을 더 포함하는2단자 수직형 사이리스터 기반 크로스 포인트 메모리
|
| 10 |
10
제9항에 있어서,상기 버퍼층은 상기 제1 에미터(emitter)층으로 상기 비트 라인 컨택(contact)층을 통해 인가되는 바이어스 전압의 극성과 반대되는 극성의 바이어스 전압을 상기 버퍼 컨택(contact)층을 통해 인가하고, 상기 제2 에미터(emitter)층으로 상기 워드 라인 컨택(contact)층을 통해 인가되는 바이어스 전압의 극성과 동일한 극성의 바이어스 전압을 상기 버퍼 컨택(contact)층을 통해 인가하는2단자 수직형 사이리스터 기반 크로스 포인트 메모리
|
| 11 |
11
제8항에 있어서,상기 버퍼층은 상기 비트 라인과 상기 제1 에미터(emitter)층 사이에 위치하여 상기 메모리셀과 상기 비트 라인 컨택(contact)층 간의 이격 거리를 증가시키는2단자 수직형 사이리스터 기반 크로스 포인트 메모리
|
| 12 |
12
제 8항에 있어서,상기 버퍼층은 상기 비트 라인 컨택(contact)층을 통해 전압이 인가될 경우, 상기 메모리 셀이 아닌 선택되지 않은 메모리 셀에 대한 기생 커패시턴스(parasitic capacitance)를 감소시키는2단자 수직형 사이리스터 기반 크로스 포인트 메모리
|
| 13 |
13
제 8항에 있어서,상기 제1 도전형 물질은 n형 불순물을 포함하고,상기 제2 도전형 물질은 p형 불순물을 포함하며,상기 메탈 물질은 금(Au), 코발트(Co), 구리(Cu), 철(Fe), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 류테늄(Ru) 중 적어도 하나 이상을 포함하는 2단자 수직형 사이리스터 기반 크로스 포인트 메모리
|
