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입력 신호를 증폭시키기 위한 증폭 회로는:상기 입력 신호를 수신하도록 구성되는 입력 정합 회로 및 상기 증폭 회로의 동작 주파수 대역 밖에서 상기 입력 신호에 대한 이득을 감쇄시키도록 구성되는 입력 감쇄 회로를 포함하는 입력단;상기 입력단으로부터 제공되는 상기 입력 신호를 증폭시키도록 구성되는 트랜지스터; 및상기 트랜지스터에 의해 증폭된 신호를 수신하도록 구성되는 출력 정합 회로 및 상기 증폭 회로의 상기 동작 주파수 대역 밖에서 상기 입력 신호에 대한 상기 이득을 감쇄시키도록 구성되는 출력 감쇄 회로를 포함하는 출력단을 포함하고,상기 입력 감쇄 회로는 접지 전압에 각각 연결된 제 1 저항 및 제 2 저항, 상기 입력 정합 회로 및 상기 제 2 저항 사이에 연결된 제 1 수동 소자, 그리고 상기 제 1 수동 소자와 상기 제 1 저항 사이에 연결된 제 2 수동 소자를 포함하고, 그리고상기 제 1 수동 소자는 인덕터 및 커패시터 중 하나이고 그리고 상기 제 2 수동 소자는 상기 인덕터 및 상기 커패시터 중 다른 하나인 증폭 회로
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제 1 항에 있어서,상기 출력 감쇄 회로는 상기 접지 전압에 각각 연결된 제 3 저항 및 제 4 저항, 상기 출력 정합 회로 및 상기 제 4 저항 사이에 연결된 제 3 수동 소자, 그리고 상기 제 3 수동 소자와 상기 제 3 저항 사이에 연결된 제 4 수동 소자를 포함하고, 그리고상기 제 3 수동 소자는 상기 인덕터 및 상기 커패시터 중 하나이고 그리고 상기 제 4 수동 소자는 상기 인덕터 및 상기 커패시터 중 다른 하나인 증폭 회로
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제 2 항에 있어서,서로 직렬로 연결된 상기 제 1 저항과 상기 제 2 수동 소자, 그리고 상기 제 2 저항은 상기 접지 전압과 상기 제 1 수동 소자 사이에서 병렬로 연결되고, 그리고서로 직렬로 연결된 상기 제 3 저항과 상기 제 4 수동 소자, 그리고 상기 제 4 저항은 상기 접지 전압과 상기 제 3 수동 소자 사이에서 병렬로 연결되는 증폭 회로
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제 2 항에 있어서,상기 입력 감쇄 회로가 제 1 최소 임피던스를 갖는 제 1 주파수는 상기 제 1 수동 소자, 상기 제 2 수동 소자, 상기 제 1 저항, 및 상기 제 2 저항에 의해 조정되고, 그리고상기 출력 감쇄 회로가 제 2 최소 임피던스를 갖는 제 2 주파수는 상기 제 3 수동 소자, 상기 제 4 수동 소자, 상기 제 3 저항, 및 상기 제 4 저항에 의해 조정되는 증폭 회로
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제 4 항에 있어서,상기 입력 감쇄 회로는 상기 제 1 주파수에서 상기 입력 신호에 대한 상기 이득을 최대로 감쇄시키도록 구성되고, 그리고상기 출력 감쇄 회로는 상기 제 2 주파수에서 상기 입력 신호에 대한 상기 이득을 최대로 감쇄시키도록 구성되는 증폭 회로
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6
제 4 항에 있어서,상기 입력 감쇄 회로의 제 1 공진 주파수는 상기 제 1 주파수와 다르고, 그리고상기 출력 감쇄 회로의 제 2 공진 주파수는 상기 제 2 주파수와 다른 증폭 회로
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7
제 2 항에 있어서,상기 입력 정합 회로는 제 1 입력 정합 회로이고,상기 출력 정합 회로는 제 1 출력 정합 회로이고,상기 입력단은 상기 제 1 입력 정합 회로 및 상기 트랜지스터 사이에 연결된 제 2 입력 정합 회로를 더 포함하고, 그리고상기 출력단은 상기 제 1 출력 정합 회로 및 상기 출력 감쇄 회로 모두에 연결된 제 2 출력 정합 회로를 더 포함하는 증폭 회로
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제 7 항에 있어서,상기 입력 감쇄 회로는 상기 제 1 입력 정합 회로와 상기 제 2 입력 정합 회로 모두에 연결된 제 1 노드와 상기 접지 전압 사이에 연결되고, 그리고상기 출력 감쇄 회로는 상기 제 1 출력 정합 회로와 상기 제 2 출력 정합 회로 모두에 연결된 제 2 노드와 상기 접지 전압 사이에 연결되는 증폭 회로
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9
제 1 항에 있어서,상기 트랜지스터는 상기 입력단과 연결된 제 1 단자, 상기 접지 전압과 연결된 제 2 단자, 및 상기 출력단과 연결된 제 3 단자를 포함하는 증폭 회로
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제 1 항에 있어서,상기 입력 정합 회로 및 상기 출력 정합 회로는 마이크로스트립 라인(microstrip line)을 각각 포함하는 증폭 회로
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11
입력 신호를 수신하는 제 1 증폭단; 및상기 제 1 증폭단과 직렬로 연결된 제 2 증폭단을 포함하되,상기 제 1 증폭단은:상기 입력 신호를 수신하도록 구성되는 입력 정합 회로 및 상기 증폭 회로의 동작 주파수 대역 밖에서 상기 입력 신호에 대한 이득을 감쇄시키도록 구성되는 입력 감쇄 회로를 포함하는 입력단; 및상기 입력단으로부터 제공되는 상기 입력 신호를 증폭시키도록 구성되는 제 1 트랜지스터를 포함하고,상기 입력 감쇄 회로는 접지 전압에 각각 연결된 제 1 저항 및 제 2 저항, 상기 입력 정합 회로 및 상기 제 2 저항 사이에 연결된 제 1 수동 소자, 그리고 상기 제 1 수동 소자와 상기 제 1 저항 사이에 연결된 제 2 수동 소자를 포함하고, 그리고상기 제 1 수동 소자는 인덕터 및 커패시터 중 하나이고 그리고 상기 제 2 수동 소자는 상기 인덕터 및 상기 커패시터 중 다른 하나인 증폭 회로
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제 11 항에 있어서,상기 제 2 증폭단은 상기 제 1 증폭단으로부터 제공되는 중간 신호를 증폭시키도록 구성되는 제 2 트랜지스터를 포함하는 증폭 회로
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제 12 항에 있어서,상기 제 2 증폭단과 직렬로 연결된 제 3 증폭단을 더 포함하는 증폭 회로
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제 12 항에 있어서,상기 제 2 증폭단은 상기 제 2 트랜지스터에 의해 증폭된 신호를 수신하도록 구성되는 출력 정합 회로 및 상기 증폭 회로의 상기 동작 주파수 대역 밖에서 상기 입력 신호에 대한 상기 이득을 감쇄시키도록 구성되는 출력 감쇄 회로를 포함하는 출력단을 더 포함하는 증폭 회로
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제 14 항에 있어서,상기 출력 감쇄 회로는 상기 접지 전압에 각각 연결된 제 3 저항 및 제 4 저항, 상기 출력 정합 회로 및 상기 제 4 저항 사이에 연결된 제 3 수동 소자, 그리고 상기 제 3 수동 소자와 상기 제 3 저항 사이에 연결된 제 4 수동 소자를 포함하고, 그리고상기 제 3 수동 소자는 상기 인덕터 및 상기 커패시터 중 하나이고 그리고 상기 제 4 수동 소자는 상기 인덕터 및 상기 커패시터 중 다른 하나인 증폭 회로
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