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입력 데이터에 포함된 제1속성 입력정보에 상응하는 입력 신호와, 저장된 제1저장 데이터에 따라, 제1멤리스터 신호를 출력하는 제1멤리스터 어레이 회로;상기 입력 데이터에 포함된 제2속성 입력정보에 상응하는 입력 신호와, 저장된 제2저장 데이터에 따라, 제2멤리스터 신호를 출력하는 제2멤리스터 어레이 회로; 및상기 제1멤리스터 신호와 상기 제2멤리스터 신호에 기초하여, 상기 제1멤리스터 신호 및 상기 제2멤리스터 신호에 상응하는 제3멤리스터 신호를 출력하는 제3멤리스터 어레이 회로를 포함하며,상기 제1속성 입력정보는 감각 정보(sensory information)에 대한 SDR(Sparse Distributed Representation)이고,상기 제2속성 입력정보는 시간 정보(temporal information) 또는 공간 정보(location information)에 대한 SDR인, 메모리 장치
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제1항에 있어서,상기 제1멤리스터 신호는 상기 제1멤리스터 어레이 회로에 포함된 멤리스터 셀들 중에서 LRS(Low Resistance State)로 프로그램된(programed) 셀에 상응하는 로우(row) 또는 컬럼(column)을 통하여 출력되고,상기 제2멤리스터 신호는 상기 제2멤리스터 어레이 회로에 포함된 멤리스터 셀들 중에서 LRS로 프로그램된 셀에 상응하는 로우 또는 컬럼을 통하여 출력되고,상기 제3멤리스터 신호는 상기 제3멤리스터 어레이 회로에 포함된 멤리스터 셀들 중에서 LRS로 프로그램된 셀에 상응하는 로우 또는 컬럼을 통하여 출력되는, 메모리 장치
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삭제
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제1항에 있어서,상기 메모리 장치는,상기 제1멤리스터 신호와 상기 제2멤리스터 신호를 입력받고, 입력된 상기 제1멤리스터 신호와 상기 제2멤리스터 신호를 처리하여 복수의 입력처리신호들을 출력하는 입력 처리 회로를 더 포함하는, 메모리 장치
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제4항에 있어서,상기 제1멤리스터 신호와 상기 제2멤리스터 신호는 전류 신호인, 메모리 장치
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제5항에 있어서,상기 입력 처리 회로는, 상기 제1멤리스터 어레이 회로의 복수의 로우들 또는 복수의 컬럼들에 상응하는 복수의 제1입력 감지 회로들을 더 포함하고,상기 복수의 제1입력 감지 회로들 각각은,상기 제1멤리스터 신호를 전류-전압 변환시키는 제1변환 회로;전류-전압 변환된 상기 제1멤리스터 신호의 부호를 반전시키는 제1반전 회로; 및부호가 반전된 상기 제1멤리스터 신호와 기준전압의 비교결과를 출력하는 제1비교 회로를 포함하는, 메모리 장치
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제6항에 있어서,상기 입력 처리 회로는, 상기 제2멤리스터 어레이 회로의 복수의 로우들 또는 복수의 컬럼들에 상응하는 복수의 제2입력 감지 회로들을 더 포함하고,상기 복수의 제2입력 감지 회로들 각각은,상기 제2멤리스터 신호를 전류-전압 변환시키는 제2변환 회로;전류-전압 변환된 상기 제2멤리스터 신호의 부호를 반전시키는 제2반전 회로; 및부호가 반전된 상기 제2멤리스터 신호와 기준전압의 비교결과를 출력하는 제2비교 회로를 더 포함하는, 메모리 장치
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제7항에 있어서,상기 입력 처리 회로는,각각이, 서로 다른 제1입력 감지 회로에 포함된 제1비교 회로의 출력과 서로 다른 제2입력 감지 회로에 포함된 제2비교 회로의 출력을 논리곱 연산하여 출력하는 복수의 AND 게이트들을 더 포함하는, 메모리 장치
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제8항에 있어서,상기 입력 처리 회로는,각각이 상기 복수의 AND 게이트들 각각과 연결되어, 각각이 상기 복수의 AND 게이트들 각각의 출력을 딜레이시켜 출력하는 복수의 래치들(latchs)을 더 포함하는, 메모리 장치
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제9항에 있어서,상기 복수의 래치들 각각은,펄스 타입의 SR 래치로 구현되는, 메모리 장치
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제10항에 있어서,상기 복수의 래치들 각각은,활성화 신호에 응답하여, 적어도 2 이상의 AND 게이트들의 출력 신호들을 동시에 출력하는, 메모리 장치
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제11항에 있어서,상기 복수의 래치들 각각은,리셋(reset) 신호에 응답하여, 동시에 리셋되는, 메모리 장치
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제12항에 있어서,상기 제3멤리스터 어레이 회로는,상기 복수의 래치들로부터 출력된 래치 신호들에 상응하는 상기 제3멤리스터 신호를 출력하는, 메모리 장치
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제13항에 있어서,상기 제3멤리스터 신호는 전류 신호인, 메모리 장치
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제14항에 있어서,상기 메모리 장치는,상기 제3멤리스터 신호를 감지하는 출력 감지 회로를 더 포함하고,상기 출력 감지 회로는,상기 제3멤리스터 신호를 전류-전압 변환시키는 제3변환 회로;전류-전압 변환된 상기 제3멤리스터 신호의 부호를 반전시키는 제3반전 회로; 및부호가 반전된 상기 제3멤리스터 신호와 기준전압의 비교결과를 출력하는 제3비교 회로를 포함하는, 메모리 장치
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제1항에 있어서,상기 제1멤리스터 어레이 회로, 상기 제2멤리스터 어레이 회로, 및 상기 제3멤리스터 어레이 회로 각각은 복수의 멤리스터 셀들을 포함하는, 메모리 장치
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입력 데이터를 출력하는 프로세서; 및상기 입력 데이터에 상응하는 인식 결과를 출력하는 메모리 장치를 포함하고,상기 메모리 장치는,상기 입력 데이터에 포함된 제1속성 입력정보에 상응하는 입력 신호와, 저장된 제1저장 데이터에 따라, 제1멤리스터 신호를 출력하는 제1멤리스터 어레이 회로;상기 입력 데이터에 포함된 제2속성 입력정보에 상응하는 입력 신호와, 저장된 제2저장 데이터에 따라, 제2멤리스터 신호를 출력하는 제2멤리스터 어레이 회로; 및상기 제1멤리스터 신호와 상기 제2멤리스터 신호에 기초하여, 상기 제1멤리스터 신호 및 상기 제2멤리스터 신호에 상응하는 인식 데이터를 출력하는 제3멤리스터 어레이 회로를 포함하며,상기 제1속성 입력정보는 감각 정보(sensory information)에 대한 SDR(Sparse Distributed Representation)이고,상기 제2속성 입력정보는 시간 정보(temporal information) 또는 공간 정보(location information)에 대한 SDR인, 메모리 시스템
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입력 데이터에 포함된 제1속성 입력정보에 상응하는 입력 신호와, 저장된 제1저장 데이터에 따라, 제1멤리스터 신호를 출력하는 단계;상기 입력 데이터에 포함된 제2속성 입력정보에 상응하는 입력 신호와, 저장된 제2저장 데이터에 따라, 제2멤리스터 신호를 출력하는 단계; 및상기 제1멤리스터 신호와 상기 제2멤리스터 신호에 기초하여, 상기 제1멤리스터 신호 및 상기 제2멤리스터 신호에 상응하는 제3멤리스터 신호를 출력하는 단계를 포함하며,상기 제1속성 입력정보는 감각 정보(sensory information)에 대한 SDR(Sparse Distributed Representation)이고,상기 제2속성 입력정보는 시간 정보(temporal information) 또는 공간 정보(location information)에 대한 SDR인, 메모리 장치의 동작 방법
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