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서로 대향하는 제 1 면 및 제 2 면을 가지고, 제 1 영역 및 제 2 영역을 포함하는 기판을 제공하는 것;상기 기판의 제 2 면 상에 에피층을 형성하는 것;상기 에피층 상에 소스 전극들, 드레인 전극들 및 상기 소스 전극들과 상기 드레인 전극들 사이의 게이트 전극들을 형성하는 것;상기 제 1 영역에 배치되고, 상기 기판의 제 1 면에 배치되는 유전막을 형성하는 것; 및상기 기판의 제 1 면에 식각 공정을 수행하여 비아 홀 및 리세스 영역을 형성하는 것을 포함하되,상기 리세스 영역은 상기 유전막 및 상기 기판을 식각하여 상기 제 1 영역에 형성되는 반도체 소자의 제조 방법
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제 1 항에 있어서,상기 비아 홀은 상기 기판 및 상기 에피층을 식각하여 상기 제 2 영역에 형성되는 반도체 소자의 제조 방법
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제 1 항에 있어서,상기 비아 홀 및 상기 리세스 영역은 동시에 형성되는 반도체 소자의 제조 방법
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제 1 항에 있어서,상기 유전막은 상기 식각 공정시 상기 기판의 제 1 영역의 식각을 지연시키는 반도체 소자의 제조 방법
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제 1 항에 있어서,상기 유전막은 산화실리콘(SiO2), 실리콘 나이트라이드(SiN), 산화 알루미늄(Al2O3), 실리콘 옥사이드 (SiO), 질화 실리콘(Si3N4), 또는 금속을 포함하는 반도체 소자의 제조 방법
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제 1 항에 있어서, 상기 비아 홀 및 상기 리세스 영역을 형성하는 것은:상기 기판의 제 1 면 및 상기 유전막 상에 포토레지스터 패턴들을 형성하는 것;상기 포토레지스터 패턴들 사이에 도전막을 채우는 것;상기 포토레지스터 패턴들을 제거하는 것;상기 도전막을 식각 마스크로 하여 상기 기판을 식각하는 것을 포함하되,상기 비아 홀은 상기 소스 전극을 노출시키는 반도체 소자의 제조 방법
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제 6 항에 있어서, 상기 포토레지스트 패턴들은 상기 소스 전극들 및 상기 드레인 전극들이 형성되는 영역과 오버랩(overlap)되는 반도체 소자의 제조 방법
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제 6 항에 있어서, 상기 포토레지스트 패턴들은, 상기 기판의 상면에 평행한 제 1 방향으로의 폭을 가지고, 상기 포토레지스트 패턴들의 상기 제 1 방향으로의 폭은 각각 오버랩(overlap)되는 상기 소스 전극들 및 상기 드레인 전극들의 상기 제 1 방향으로의 폭보다 같거나 작은 반도체 소자의 제조 방법
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제 1 항에 있어서, 상기 비아 홀 및 상기 리세스 영역의 내벽 및 바닥면을 덮는 도전 패턴을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법
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제 9 항에 있어서, 상기 도전 패턴은 상기 비아 홀이 형성된 영역의 상기 소스 전극과 전기적으로 연결되는 반도체 소자의 제조 방법
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제 1 항에 있어서, 상기 에피층은 상기 기판의 제 2 면 상에 차례로 적층된 제 1 에피층 및 제 2 에피층을 포함하되,상기 제 1 에피층은 GaN을 포함하고, 상기 제 2 에피층은 AlGaN을 포함하는 반도체 소자의 제조 방법
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제 11 항에 있어서, 상기 제 2 에피층과 상기 소스 전극들 및 상기 드레인 전극들 사이에 오믹층을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법
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제 12 항에 있어서, 상기 오믹층은 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 금(Au) 또는 탄탈륨(Ta)을 포함하는 반도체 소자의 제조 방법
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제 1 항에 있어서, 상기 비아 홀 및 상기 리세스 영역은 상기 기판의 제 2 면에 평행한 제 1 방향으로 교번적으로 배치되고,상기 비아 홀 및 상기 리세스 영역은 상기 제 1 방향에 수직한 제 2 방향으로의 깊이를 가지되,상기 비아 홀의 상기 제 2 방향으로의 깊이는 상기 리세스 영역의 상기 제 2 방향으로의 깊이보다 큰 반도체 소자의 제조 방법
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제 1 항에 있어서, 상기 소스 전극들과 상기 드레인 전극들은 상기 에피층에 전기적으로 연결되는 반도체 소자의 제조 방법
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