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제 1 영역과 제 2 영역을 포함하는 기판;상기 기판 상의 버퍼층;상기 버퍼층 상의 반도체층; 상기 반도체층 상의 베리어층;상기 제 1 영역 상에서 상기 베리어층 상에 배치되는 제 1 소스 전극, 제 1 드레인 전극 및 이들 사이의 제 1 게이트 전극; 상기 제 2 영역 상에서 상기 베리어층 상에 배치되는 제 2 소스 전극, 제 2 드레인 전극 및 이들 사이의 제 2 게이트 전극; 및상기 제1 게이트 전극과 상기 베리어층 사이에 개재되는 강유전체 패턴을 포함하는 반도체 소자
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제 1 항에 있어서,상기 기판은 유연한 반도체 소자
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제 1 항에 있어서,상기 기판과 상기 버퍼층 사이에 개재되는 접착층을 더 포함하는 반도체 소자
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제 1 항에 있어서,상기 기판과 상기 버퍼층 사이에 개재되는 육방정 질화붕소층을 더 포함하는 반도체 소자
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제 1 항에 있어서,상기 제 1 소스 전극, 상기 제 1 드레인 전극, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극은 상기 베리어층을 관통하여 상기 반도체층 내부로 연장되는 반도체 소자
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제 1 항에 있어서,상기 강유전체 패턴은 복수개로 제공되어 제 1 방향을 따라 일 열로 배열되고,상기 제 1 게이트 전극은 상기 제 1 방향으로 연장되어 상기 강유전체 패턴들의 측면들과 상부면들을 덮는 반도체 소자
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7
제 1 항에 있어서,상기 제 1 게이트 전극, 상기 제 1 소스 전극 및 상기 제 1 드레인 전극은 제 1 트랜지스터를 구성하고,상기 제 2 게이트 전극, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극은 제 2 트랜지스터를 구성하고,상기 제 1 트랜지스터는 양의 문턱전압을 가지고,상기 제 2 트랜지스터는 음의 문턱전압을 가지는 반도체 소자
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8
제 1 항에 있어서,상기 반도체층 내에 위치하는 2DEG(2-Dimensional Electron Gas)층을 더 포함하는 반도체 소자
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제 1 항에 있어서,상기 제 1 게이트 전극의 일측에서 상기 베리어층과 상기 반도체층의 상부에 형성된 리세스 영역을 더 포함하며,상기 리세스 영역의 내측벽에서 상기 강유전체의 측벽이 노출되며,상기 제 1 게이트 전극은 상기 리세스 영역의 내측벽과 바닥면을 덮는 반도체 소자
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10
제 9 항에 있어서,상기 제 1 게이트 전극과 상기 반도체 층 사이, 상기 제 1 게이트 전극과 상기 베리어층의 측벽 사이, 상기 제 1 게이트 전극과 상기 강유전체의 측벽 사이에 개재된 제 3 절연 패턴을 더 포함하는 반도체 소자
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11
제 1 항에 있어서,상기 베리어층과 상기 강유전체 패턴 사이에 개재된 제 1 절연 패턴;상기 강유전체 패턴과 상기 제 1 게이트 전극 사이에 개재된 제 2 절연 패턴; 및상기 제 1 게이트 전극의 상부면과 측면, 상기 제 1 절연 패턴의 측면, 상기 강유전체 패턴의 측면 및 상기 제 2 절연 패턴의 측면과 접하는 보호막을 더 포함하는 반도체 소자
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12
제 1 항에 있어서,상기 제 2 게이트 전극은 상기 베리어층과 접하는 반도체 소자
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제 1 영역과 제 2 영역을 포함하는 제 1 희생 기판 상에 분리층, 버퍼층, 반도체층 및 베리어층을 차례로 적층하는 단계; 상기 제 1 영역에서 상기 베리어층 상에 제 1 소스 전극과 제 1 드레인 전극을 형성하고, 상기 제 2 영역에서 상기 베리어층 상에 제 2 소스 전극과 제 2 드레인 전극을 형성하는 단계;상기 제 1 소스 전극과 상기 제 1 드레인 전극 사이에서 상기 베리어층 상에 강유전체 패턴을 형성하는 단계; 상기 강유전체 패턴 상에 제 1 게이트 전극을 형성하고, 상기 제 2 소스 전극과 상기 제 2 드레인 전극 사이에서 상기 베리어층 상에 제 2 게이트 전극을 형성하는 단계; 및상기 제 1 희생 기판을 제거하는 단계를 포함하는 반도체 소자의 제조 방법
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14
제 13 항에 있어서,상기 분리층은 육방정 질화붕소층을 포함하는 반도체 소자의 제조 방법
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제 13 항에 있어서,상기 제 1 희생 기판을 제거하는 단계 전에,상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 상에 제 1 접착층을 형성하는 단계; 및상기 제 1 접착층 상에 제 2 희생 기판을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법
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제 15 항에 있어서,상기 제 1 접착층을 형성하는 단계 전에,상기 제 1 게이트 전극과 상기 제 2 게이트 전극이 형성된 상기 제 1 희생 기판의 전면을 덮는 보호막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법
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제 13 항에 있어서,상기 제 1 희생 기판을 제거한 후에,상기 분리층 아래에 유연 기판을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법
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18
제 13 항에 있어서,상기 제 1 희생 기판을 제거한 후에,상기 분리층 아래에 제 2 접착층을 형성하는 단계; 및상기 제 2 접착층에 유연 기판을 접착시키는 단계를 더 포함하는 반도체 소자의 제조 방법
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제 13 항에 있어서,상기 제 1 게이트 전극과 상기 제 2 게이트 전극을 형성하는 단계 전에,상기 강유전체 패턴 옆의 상기 베리어층과 상기 반도체 층의 일부를 식각하여 리세스 영역을 형성하는 단계; 및상기 리세스 영역의 내측벽과 바닥면을 덮는 제3절연 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법
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제 13 항에 있어서,상기 제 1 소스 전극, 상기 제 1 드레인 전극, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극을 형성하는 단계는,상기 베리어층 상에 서로 이격된 금속 패턴들을 형성하는 단계; 및열처리 공정을 진행하여 상기 금속 패턴 내의 금속을 상기 베리어층 및 상기 반도체 층의 일부로 확산시키는 단계를 포함하는 반도체 소자의 제조 방법
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