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제1 양극성 반도체 채널, 상기 제1 양극성 반도체 채널과 연결되고 서로 이격된 제1 소스 전극과 제1 드레인 전극, 그리고 상기 제1 양극성 반도체 채널에 게이트 전압을 인가하는 제1 게이트 전극을 구비하는 제1 트랜지스터; 및 제2 양극성 반도체 채널, 상기 제2 양극성 반도체 채널과 연결되고 서로 이격된 제2 소스 전극과 제2 드레인 전극, 그리고 상기 제2 양극성 반도체 채널에 게이트 전압을 인가하는 제2 게이트 전극을 구비하고, 상기 제2 소스 전극은 상기 제1 드레인 전극과 전기적으로 연결된 제2 트랜지스터를 포함하고,상기 제1 양극성 반도체 채널은 상기 제2 양극성 반도체 채널에 비해 전자(electron) 수송이 우세한 양극성 유기 반도체 재료로 형성되고,상기 제2 양극성 반도체 채널은 상기 제1 양극성 반도체 채널에 비해 정공(hole) 수송이 우세한 양극성 유기 반도체 재료로 형성되며,상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 전기적으로 연결되어 동일한 게이트 전압이 인가되는 것을 특징으로 하는, 부성 트랜스컨덕턴스 소자
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제1항에 있어서,상기 제1 양극성 반도체 채널은 P(NDI2OD-T2), P(NDI2OD-F2T2) 또는 P(NDI2OD-Se2)으로 형성되고, 상기 제2 양극성 반도체 재료는 P(DPP2DT-DTT), P(DPP2DT-TT) 또는 P(DPP2DT-T2)으로 형성된 것을 특징으로 하는, 부성 트랜스컨덕턴스 소자
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제1항에 있어서,상기 제1 트랜지스터는 상기 제1 양극성 반도체 채널과 상기 제1 게이트 전극 사이에 배치되고, 전자 공여성 특성을 갖는 제1 유기 절연재료와 정공 공여성 특성을 갖는 제2 유기 절연재료의 혼합물로 형성된 제1 게이트 절연막을 더 포함하고,상기 제2 트랜지스터는 상기 제2 양극성 반도체 채널과 상기 제2 게이트 전극 사이에 배치되고, 상기 제1 유기 절연재료와 상기 제2 유기 절연재료의 혼합물로 형성된 제2 게이트 절연막을 더 포함하는 것을 특징으로 하는, 부성 트랜스컨덕턴스 소자
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제3항에 있어서,상기 제1 및 제2 게이트 절연막은 PMMA(Poly(methyl methacrylate))와 P(VDF-TrFE)(poly [(vinylidenefluoride-co-trifluoroethylene])의 혼합물로 형성된 것을 특징으로 하는, 부성 트랜스컨덕턴스 소자
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제4항에 있어서,상기 제1 및 제2 게이트 절연막는 PMMA와 P(VDF-TrFE)가 6:4 내지 8:2의 비율로 혼합된 혼합물로 형성된 것을 특징으로 하는, 부성 트랜스컨덕턴스 소자
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6
제1항에 있어서,상기 제1 드레인 전극과 상기 제2 소스 전극은 일체의 단일 전극 형태로 형성된 것을 특징으로 하는, 부성 트랜스컨덕턴스 소자
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7
제1 양극성 반도체 채널, 상기 제1 양극성 반도체 채널과 연결되고 서로 이격된 제1 소스 전극과 제1 드레인 전극, 그리고 상기 제1 양극성 반도체 채널에 게이트 전압을 인가하는 제1 게이트 전극을 구비하고, 상기 제1 소스 전극은 입력단자에 전기적으로 연결된 제1 트랜지스터; 제2 양극성 반도체 채널, 상기 제2 양극성 반도체 채널과 연결되고 서로 이격된 제2 소스 전극과 제2 드레인 전극, 그리고 상기 제2 양극성 반도체 채널에 게이트 전압을 인가하는 제2 게이트 전극을 구비하고, 상기 제2 소스 전극은 상기 제1 드레인 전극과 전기적으로 연결되며 상기 제2 드레인 전극은 출력단자에 전기적으로 연결된 제2 트랜지스터; 및 상기 제1 소스전극과 상기 입력단자(Vin)를 연결하는 제1 신호라인으로부터 분기되어 상기 입력단자와 상기 제1 및 제2 게이트 전극을 연결하는 제2 신호라인에 설치된 제1 저항을 포함하고,상기 제1 양극성 반도체 채널은 상기 제2 양극성 반도체 채널에 비해 전자(electron) 수송이 우세한 양극성 유기 반도체 재료로 형성되고,상기 제2 양극성 반도체 채널은 상기 제1 양극성 반도체 채널에 비해 정공(hole) 수송이 우세한 양극성 유기 반도체 재료로 형성되며,상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 전기적으로 연결되어 동일한 게이트 전압이 인가되는 것을 특징으로 하는, 부성 저항 소자
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8
제7항에 있어서,상기 제1 양극성 반도체 채널은 P(NDI2OD-T2), P(NDI2OD-F2T2) 또는 P(NDI2OD-Se2)으로 형성되고, 상기 제2 양극성 반도체 재료는 P(DPP2DT-DTT), P(DPP2DT-TT) 또는 P(DPP2DT-T2)으로 형성된 것을 특징으로 하는, 부성 저항 소자
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9
제7항에 있어서,상기 제1 트랜지스터는 상기 제1 양극성 반도체 채널과 상기 제1 게이트 전극 사이에 배치되고, 전자 공여성 특성을 갖는 제1 유기 절연재료와 정공 공여성 특성을 갖는 제2 유기 절연재료의 혼합물로 형성된 제1 게이트 절연막을 더 포함하고,상기 제2 트랜지스터는 상기 제2 양극성 반도체 채널과 상기 제2 게이트 전극 사이에 배치되고, 상기 제1 유기 절연재료와 상기 제2 유기 절연재료의 혼합물로 형성된 제2 게이트 절연막을 더 포함하는 것을 특징으로 하는, 부성 저항 소자
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제9항에 있어서,상기 제1 및 제2 게이트 절연막은 PMMA(Poly(methyl methacrylate))와 P(VDF-TrFE)(poly [(vinylidenefluoride-co-trifluoroethylene])이 6:4 내지 8:2의 비율로 혼합된 혼합물로 형성된 것을 특징으로 하는, 부성 저항 소자
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11
제1 양극성 반도체 채널, 상기 제1 양극성 반도체 채널과 연결되고 서로 이격된 제1 소스 전극과 제1 드레인 전극, 그리고 상기 제1 양극성 반도체 채널에 게이트 전압을 인가하는 제1 게이트 전극을 구비하고, 상기 제1 소스 전극은 입력단자에 전기적으로 연결된 제1 트랜지스터; 제2 양극성 반도체 채널, 상기 제2 양극성 반도체 채널과 연결되고 서로 이격된 제2 소스 전극과 제2 드레인 전극, 그리고 상기 제2 양극성 반도체 채널에 게이트 전압을 인가하는 제2 게이트 전극을 구비하고, 상기 제2 소스 전극은 상기 제1 드레인 전극과 전기적으로 연결되며 상기 제2 드레인 전극은 출력단자에 전기적으로 연결된 제2 트랜지스터; 상기 제1 소스전극과 상기 입력단자(Vin)를 연결하는 제1 신호라인으로부터 분기되어 상기 입력단자와 상기 제1 및 제2 게이트 전극을 연결하는 제2 신호라인에 설치된 제1 저항;상기 입력단자와 전원단자를 연결하는 제3 신호라인에 설치된 제2 저항; 및상기 출력단자에 연결되고, 접지된 로드 회로를 포함하고,상기 제1 양극성 반도체 채널은 상기 제2 양극성 반도체 채널에 비해 전자(electron) 수송이 우세한 양극성 유기 반도체 재료로 형성되고,상기 제2 양극성 반도체 채널은 상기 제1 양극성 반도체 채널에 비해 정공(hole) 수송이 우세한 양극성 유기 반도체 재료로 형성되며,상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 전기적으로 연결되어 동일한 게이트 전압이 인가되는 것을 특징으로 하는, 다치 논리 회로
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제11항에 있어서,상기 제2 저항과 상기 제1 저항의 비율은 1:0
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