| 1 |
1
실리콘 웨이퍼 파트(Silicon wafer part) 상부에 실리콘 나노 와이어 제작 위치를 선정한 후, 상기 선정된 위치에 하드마스크(Hard mask)를 올리는 단계(S10)와,등방성 에칭 과정에서 실리콘 나노 와이어 형성부분을 보호하기 위하여, 하드마스크(Hard mask) 둘레 및 상기 실리콘 나노 와이어 제작 위치에 폴리머를 증착시키는 단계(S20)와,SF6 가스의 등방성 에칭을 통해 첫번째 실리콘 나노 와이어를 형성하는 단계(S30)와,등방성 에칭 과정에서 상기 첫번째 실리콘 나노 와이어를 보호하고, 상기 첫번째 실리콘 나노 와이어 하부에 형성되는 두번째 실리콘 나노 와이어 형성 부분을 보호하기 위하여 폴리머를 증착시키는 단계(S40)와,SF6 가스의 등방성 에칭을 통해 두번째 실리콘 나노 와이어를 형성하는 단계(S50)와,등방성 에칭 과정에서 상기 두번째 실리콘 나노 와이어 하부에 형성되는 세번째 실리콘 나노 와이어 형성 부분을 보호하기 위하여 폴리머를 증착시키는 단계(S60)와,SF6 가스의 등방성 에칭을 통해 세번째 실리콘 나노 와이어를 형성하여 3단 구성의 실리콘 나노와이어를 제작하는 단계(S70)와,트랜지스터의 산화막 형성을 위해, 상기 단계(S70)를 거쳐 제작된 3단 구성의 실리콘 나노와이어를 전체적으로 직육면체 형상으로 ILD(Inter Layer Dielectirc) 물질을 씌우고, 평탄화 작업(CMP)을 진행하는 단계(S80)와,상기 단계(S80)를 거친 구조물의 상부로 더블게이트(Double gate) 부분을 형성하기 위하여, 비등방성 식각 과정을 통해 더블 홀을 형성하는 단계(S90)와,게이트(Gate) 형성 물질인 폴리 실리콘을 상기 더블 홀 및 그 주변으로 증착시킨 후, 평탄화 작업(CMP)을 진행하는 단계(S100)와,에칭을 통해 게이트(Gate) 전극(20)을 형성하고, 상기 게이트(Gate) 전극(20)에 선을 연결하기 위해 이를 연장하여 더블 게이트 올 어라운드(Double gate all around) 구조의 트랜지스터를 완성하는 단계(S110)를 포함하는 것을 특징으로 하는 더블 게이트 올 어라운드 구조의 나노트랜지스터 제조방법
|
| 2 |
2
청구항 1에 있어서,3단 구성의 실리콘 나노와이어 두께(L1)는 200 nm ~ 400 nm 인 것을 특징으로 하는 더블 게이트 올 어라운드 구조의 나노트랜지스터 제조방법
|
| 3 |
3
청구항 1에 있어서,3단 구성의 실리콘 나노와이어 길이(L2)는 3 um ~ 4 um 인 것을 특징으로 하는 더블 게이트 올 어라운드 구조의 나노트랜지스터 제조방법
|
| 4 |
4
청구항 1에 있어서,제1게이트(1Gate) 및 제2게이트(2Gate) 간의 이격거리는 1 ㎛ ~ 1
|
| 5 |
5
청구항 1에 있어서,더블 게이트 올 어라운드(Double gate all around) 구조의 트랜지스터의 채널길이는 3 ~ 6 ㎛인 것을 특징으로 하는 더블 게이트 올 어라운드 구조의 나노트랜지스터 제조방법
|
| 6 |
6
게이트 전극(10)과상기 게이트 전극(10)을 가로 지르도록 형성되는 나노와이어(20)와,상기 나노와이어(20)의 양측에 각각 접촉되도록 형성되는 소스 극(30)과 드레인 전극(40)을 포함하되,상기 게이트 전극(10)은 소정의 이격거리를 갖는 제1게이트(1Gate)(101) 및 제2게이트(2Gate)(102)의 더블 게이트(Double gate)로 구성되어 나노사이즈의 더블 게이트 올 어라운드(Double gate all around) 구조를 이루는 것을 특징으로 하는 더블 게이트 올 어라운드 구조의 나노트랜지스터
|
| 7 |
7
청구항 6에 있어서,나노와이어(20)는 종 방향으로 서로 이격되어 적층 구조를 이루는 3단 구조를 이루는 것을 특징으로 하는 더블 게이트 올 어라운드 구조의 나노트랜지스터
|
| 8 |
8
게이트 전극(10)과, 상기 게이트 전극(10)을 가로 지르도록 형성되는 나노와이어(20)와, 상기 나노와이어(20)의 양측에 각각 접촉되도록 형성되는 소스 극(30)과 드레인 전극(40)을 포함하고, 상기 게이트 전극(10)은 소정의 이격거리를 갖는 제1게이트(1Gate)(101) 및 제2게이트(2Gate)(102)의 더블 게이트(Double gate)로 구성되어 나노사이즈의 더블 게이트 올 어라운드(Double gate all around) 구조를 이루는 나노트랜지스터(1)를 이용하는 것으로서,상기 나노트랜지스터(1)와 물리적으로 분리된 센서(2)를 전기적으로 상호 연결함으로써, 상기 센서의 면적이 감소하더라도 센서의 기능 저하가 일어나지 않는 것을 특징으로 하는 익스텐디드 게이트(extended-gate) 구조의 센서
|
| 9 |
9
청구항 8에 있어서,센서(2)는 pH센서, 바이오센서 또는 화학센서 중 선택되는 어느 1종 이상인 것을 특징으로 하는 익스텐디드 게이트(extended-gate) 구조의 센서
|
