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메모리 장치가 호스트로부터 제1 입력 신호, 제2 입력 신호 및 연산 신호를 수신하고,상기 제1 입력 신호, 상기 제2 입력 신호 및 상기 연산 신호를 이용하여 제1 워드라인 제어 신호, 제1 비트라인 제어 신호 및 제2 비트라인 제어 신호를 생성하고,상기 제1 워드라인 제어 신호에 따라 제1 워드라인에 제1 워드라인 전압이 인가되는 동안, 상기 제1 비트라인 제어 신호에 따라 제1 비트라인에 제1 비트라인 전압이 인가되고 상기 제2 비트라인 제어 신호에 따라 제2 비트라인에 제2 비트라인 전압이 인가되는 것을 포함하고,상기 제1 입력 신호 및 상기 제2 입력 신호의 연산 결과가 상기 제1 비트라인, 상기 제2 비트라인 및 상기 제1 워드라인에 접속된 메모리 셀에 저장되는 메모리 장치의 구동 방법
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제 1항에 있어서,상기 제1 워드라인 전압은 워드라인 리드 전압을 포함하고, 상기 제1 비트라인 전압은 제1 비트라인 리드 전압을 포함하고, 상기 제2 비트라인 전압은 제2 비트라인 리드 전압을 포함하고,상기 제1 워드라인에 상기 워드라인 리드 전압이 인가되는 동안, 상기 제1 비트라인에 상기 제1 비트라인 리드 전압을 인가하여 상기 제1 입력 신호 및 상기 제2 입력 신호의 연산 결과가 판독되고 상기 제2 비트라인에 상기 제2 비트라인 리드 전압을 인가하여 상기 제1 입력 신호 및 상기 제2 입력 신호의 연산 결과가 판독되는 것을 포함하는 메모리 장치의 구동 방법
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제 1항에 있어서,상기 제1 워드라인 전압은 제1 시간 구간, 제2 시간 구간 및 제3 시간 구간에서 인가되고,상기 제1 내지 제3 시간 구간은 시계열적으로 차례로 배치되고, 서로 오버랩되지 않는 메모리 장치의 구동 방법
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제 3항에 있어서,상기 제1 비트라인 전압과 상기 제2 비트라인 전압은 서로 다른 시간 구간에 인가되는 메모리 장치의 구동 방법
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제 1항에 있어서,상기 호스트에서 상기 제1 입력 신호 및 상기 제2 입력 신호가 연산되지 않는 메모리 장치의 구동 방법
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제 1항에 있어서,상기 제1 입력 신호와 상기 제2 입력 신호의 연산 결과는, 상기 메모리 셀로부터 상기 메모리 셀과 다른 메모리 장치로 제공되어 저장되는 메모리 장치의 구동 방법
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7
기판 상에 배치된 제1 메모리 셀;상기 제1 메모리 셀의 게이트에 접속된 제1 워드라인;상기 제1 메모리 셀의 제1 측에 배치된 제1 불순물 영역에 접속된 제1 비트라인;상기 제1 메모리 셀의 상기 제1 측과 다른 제2 측에 배치된 제2 불순물 영역에 접속된 제2 비트라인; 및제1 입력 신호, 제2 입력 신호 및 연산 신호를 수신하고 상기 제1 비트라인, 상기 제2 비트라인 및 상기 제1 워드라인에 접속된 로직 연산 컨트롤러를 포함하고,상기 로직 연산 컨트롤러는 상기 제1 입력 신호, 상기 제2 입력 신호 및 상기 연산 신호를 이용하여, 제1 워드라인 제어 신호, 제1 비트라인 제어 신호 및 제2 비트라인 제어 신호를 각각 생성하고,상기 로직 연산 컨트롤러는 상기 생성된 제1 워드라인 제어 신호를 상기 제1 워드라인에 제공하고, 상기 생성된 제1 비트라인 제어 신호를 상기 제1 비트라인에 제공하고, 상기 생성된 제2 비트라인 제어 신호를 상기 제2 비트라인에 제공하여, 상기 제1 메모리 셀에 상기 제1 입력 신호와 상기 제2 입력 신호의 연산 결과가 저장되도록 하는 메모리 장치
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제 7항에 있어서,기판 상에 배치된 제2 메모리 셀, 상기 제2 메모리 셀의 제1 측에 배치된 제3 불순물 영역에 접속된 제3 비트라인 및 상기 제2 메모리 셀의 상기 제1 측과 다른 제2 측에 배치된 제4 불순물 영역에 접속된 제4 비트라인을 더 포함하고,상기 제1 워드라인은 상기 제2 메모리 셀의 게이트에 접속되고,상기 로직 연산 컨트롤러는 상기 제1 입력 신호, 상기 제2 입력 신호 및 상기 연산 신호를 이용하여, 제3 비트라인 제어 신호 및 제4 비트라인 제어 신호를 각각 생성하고,상기 로직 연산 컨트롤러는 상기 생성된 제3 비트라인 제어 신호를 상기 제3 비트라인에 제공하고, 상기 생성된 제4 비트라인 제어 신호를 상기 제4 비트라인에 제공하여, 상기 제2 메모리 셀에 상기 제1 입력 신호와 상기 제2 입력 신호의 연산결과가 저장되도록 하는 메모리 장치
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제 7항에 있어서,기판 상에 배치된 제3 메모리 셀, 상기 제3 메모리 셀의 게이트에 접속된 제2 워드라인을 더 포함하고,상기 제1 비트라인은 상기 제3 메모리 셀의 제1 측에 배치된 제5 불순물 영역에 접속되고,상기 제2 비트라인은 상기 제3 메모리 셀의 상기 제1 측과 다른 제2 측에 배치된 제6 불순물 영역에 접속되고,상기 로직 연산 컨트롤러는 상기 제1 입력 신호, 상기 제2 입력 신호 및 상기 연산 신호를 이용하여, 제2 워드라인 제어 신호를 생성하고,상기 로직 연산 컨트롤러는 상기 생성된 제2 워드라인 제어 신호를 상기 제2 워드라인에 제공하여, 상기 제3 메모리 셀에 상기 제1 입력 신호와 상기 제2 입력 신호의 연산결과가 저장되도록 하는 메모리 장치
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제 7항에 있어서,상기 제1 메모리 셀은 차지 트랩 플래시(charge trap flash) 메모리를 포함하고,상기 차지 트랩 플래시 메모리는 2 개의 비트를 저장하는 메모리 장치
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