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제1 메모리부에 저장된 값인 X를 X'로 변형하여 전달하는 제1 전처리부;제2 메모리부에 저장된 값인 Y를 Y'로 변형하여 전달하는 제2 전처리부; 및2차원 배열로 상호 연결되고, 상기 제1 전처리부가 좌측에서 병렬로 각각 연결되고, 상기 제2 전처리부가 상단에서 병렬로 각각 연결되고, 상기 제1 전처리부로부터 좌측에서 상기 X'를 각각 입력받고, 상기 제2 전처리부로부터 상단에서 상기 Y'를 각각 입력받는 복수의 PE(Processing Element)를 포함하는 것을 특징으로 하는 시스톨릭 어레이 장치
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제1항에 있어서,상기 제1 전처리부와 상기 제2 전처리부는 곱셈 로직의 일부를 포함하는 것을 특징으로 하는 시스톨릭 어레이 장치
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3
제1항에 있어서,상기 제1 전처리부는 상기 제1 메모리부에 저장된 값인 n-bit X를 전처리하여 m-bit X'로 변형한 후 상기 각각의 PE로 전달하고,상기 제2 전처리부는 상기 제2 메모리부에 저장된 값인 n-bit Y를 전처리하여 m-bit Y'로 변형한 후 상기 각각의 PE로 전달하며,상기 각각의 PE는 상기 제1 전처리부로부터 좌측에서 상기 m-bit X'를 각각 입력받고, 상기 제2 전처리부로부터 상단에서 상기 m-bit Y'를 각각 입력받으며, m은 n보다 큰 정수인 것을 특징으로 하는 시스톨릭 어레이 장치
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제1항에 있어서,상기 제1 전처리부는 상기 제1 메모리부에 저장된 값인 n-bit X를 전처리하여 Signed Digit Number 형태의 X'로 변형한 후 상기 각각의 PE로 전달하고,상기 제2 전처리부는 상기 제2 메모리부에 저장된 값인 n-bit Y를 전처리하여 Signed Digit Number 형태의 Y'로 변형한 후 상기 각각의 PE로 전달하며,상기 각각의 PE는 상기 제1 전처리부로부터 좌측에서 상기 Signed Digit Number 형태의 X'를 각각 입력받고, 상기 제2 전처리부로부터 상단에서 상기 Signed Digit Number 형태의 Y'를 각각 입력받는 것을 특징으로 하는 시스톨릭 어레이 장치
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제1항에 있어서,상기 제1 전처리부는 상기 제1 메모리부에 저장된 값인 X를 부스 인코딩하여 부스 인코딩된 형태의 X'로 변형한 후 상기 각각의 PE로 전달하고,상기 제2 전처리부는 상기 제2 메모리부에 저장된 값인 Y를 Y+2Y = 3Y로 전처리하여 Y와 3Y를 상기 각각의 PE로 전달하며,상기 각각의 PE는 상기 제1 전처리부로부터 좌측에서 상기 부스 인코딩된 형태의 X'를 각각 입력받고, 상기 제2 전처리부로부터 상단에서 상기 Y와 3Y를 각각 입력받는 것을 특징으로 하는 시스톨릭 어레이 장치
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2차원 배열로 상호 연결되고, 입력 행렬 X가 저장된 제1 메모리부가 좌측에서 병렬로 각각 연결되고, 입력 행렬 Y가 저장된 제2 메모리부가 상단에서 병렬로 각각 연결되고, 상기 제1 메모리부로부터 좌측에서 상기 X를 각각 입력받고, 상기 제2 메모리부로부터 상단에서 상기 Y를 각각 입력받는 복수의 PE(Processing Element); 및상기 각각의 PE로부터 출력된 P를 후처리하여 P'로 변형하여 출력하는 후처리부를 포함하는 것을 특징으로 하는 시스톨릭 어레이 장치
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7
제6항에 있어서,상기 후처리부는 상기 각각의 PE의 출력된 n-bit P를 후처리하여 m-bit P'로 변환한 후 출력하며, n은 m보다 큰 정수인 것을 특징으로 하는 시스톨릭 어레이 장치
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8
제6항에 있어서,상기 후처리부는 상기 각각의 PE의 출력된 Redundant Binary Number P를 후처리하여 Binary Number P'로 변환한 후 출력하는 것을 특징으로 하는 시스톨릭 어레이 장치
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제6항에 있어서,상기 후처리부는 상기 각각의 PE의 출력된 복수의 Binary Number들의 결합 P를 덧셈기로 후처리하여 하나의 Binary Number P'로 변환한 후 출력하는 것을 특징으로 하는 시스톨릭 어레이 장치
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10
제6항에 있어서,상기 후처리부는 곱셈 누산 로직의 일부를 포함하는 것을 특징으로 하는 시스톨릭 어레이 장치
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