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1
제1 입력 노드와 결합된(coupled) 제1 버퍼; 제2 입력 노드와 결합된 제2 버퍼; 상기 제1 버퍼 및 상기 제2 버퍼의 출력 노드와 결합된 인버터; 및 상기 출력 노드의 데이터 패턴이 전이되는 경우, 전이되는 데이터에 따라 상기 제1 버퍼 및 상기 제2 버퍼에서 플로팅되는 플로팅 노드(Floating node)를 프리차징(Pre-charging)하거나 프리디스차징(Pre-discharging)하는 프리차징 및 프리디스차징 회로를 포함하는, 고속 전이 기반의 멀티플렉서
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| 2 |
2
제1항에 있어서, 상기 제1 버퍼 및 상기 제2 버퍼는, 각각 이네이블(Enable) 신호를 입력받는 3-상태(Tri-state) 버퍼인, 고속 전이 기반의 멀티플렉서
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| 3 |
3
제1항에 있어서, 상기 프리차징 및 프리디스차징 회로는, 상기 제1 입력 노드 및 상기 제1 버퍼의 플로팅 노드와 결합되고, 상기 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제1 버퍼의 플로팅 노드를 프리차징하거나 프리디스차징하는, 고속 전이 기반의 멀티플렉서
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4
제3항에 있어서, 상기 프리차징 및 프리디스차징 회로는, 상기 제1 버퍼의 제1 플로팅 노드와 결합된 제1 트랜지스터를 통해, 상기 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제1 버퍼의 제1 플로팅 노드를 프리디스차징하는, 고속 전이 기반의 멀티플렉서
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5
제3항에 있어서, 상기 프리차징 및 프리디스차징 회로는, 상기 제1 버퍼의 제2 플로팅 노드와 결합된 제2 트랜지스터를 통해, 상기 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제1 버퍼의 제2 플로팅 노드를 프리차징하는, 고속 전이 기반의 멀티플렉서
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6
제1항에 있어서, 상기 프리차징 및 프리디스차징 회로는, 상기 제2 입력 노드 및 상기 제2 버퍼의 플로팅 노드와 결합되고, 상기 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제2 버퍼의 플로팅 노드를 프리차징하거나 프리디스차징하는, 고속 전이 기반의 멀티플렉서
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7
제6항에 있어서, 상기 프리차징 및 프리디스차징 회로는, 상기 제2 버퍼의 제1 플로팅 노드와 결합된 제3 트랜지스터를 통해, 상기 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제2 버퍼의 제1 플로팅 노드를 프리디스차징하는, 고속 전이 기반의 멀티플렉서
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8
제6항에 있어서, 상기 프리차징 및 프리디스차징 회로는, 상기 제2 버퍼의 제2 플로팅 노드와 결합된 제4 트랜지스터를 통해, 상기 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제2 버퍼의 제2 플로팅 노드를 프리차징하는, 고속 전이 기반의 멀티플렉서
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9
제1항에 있어서, 상기 프리차징 및 프리디스차징 회로는, N채널 모스펫(MOSFET) 구조의 제1 및 제3 트랜지스터와, P채널 모스펫(MOSFET) 구조의 제2 및 제4 트랜지스터를 포함하는, 고속 전이 기반의 멀티플렉서
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10
제1항에 있어서, 풀다운(Pull-down)되거나 풀업(Pull-up)되어야 하는 출력 노드의 커패시턴스 값은 데이터 패턴과 상관 없이 기설정된 캐패시턴스 값을 유지하는, 고속 전이 기반의 멀티플렉서
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11
제1 입력 노드와 결합되는 제1 버퍼와, 상기 제1 버퍼의 제1 출력 노드와 결합되는 복수의 인버터를 구비하는 제1 래치; 및 상기 제1 래치의 출력이 제2 입력 노드와 결합되는 제2 버퍼와, 상기 제2 버퍼의 제2 출력 노드와 결합되는 다른 복수의 인버터를 구비하는 제2 래치를 포함하고, 상기 제2 래치는, 상기 제2 버퍼의 제2 출력 노드의 데이터 패턴이 전이되는 경우, 전이되는 데이터에 따라 상기 제2 버퍼에서 플로팅되는 플로팅 노드를 프리차징(Pre-charging)하거나 프리디스차징(Discharging)하는 프리차징 및 프리디스차징 회로를 포함하는, 고속 전이 기반의 플립플롭
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12
제11항에 있어서, 상기 제1 버퍼 및 상기 제2 버퍼는, 각각 이네이블(Enable) 신호를 입력받는 3-상태(Tri-state) 버퍼인, 고속 전이 기반의 플립플롭
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13
제11항에 있어서, 상기 프리차징 및 프리디스차징 회로는, 상기 제2 입력 노드 및 상기 제2 버퍼의 플로팅 노드와 결합되고, 상기 제2 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제2 버퍼의 플로팅 노드를 프리차징하거나 프리디스차징하는, 고속 전이 기반의 플립플롭
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14
제13항에 있어서, 상기 프리차징 및 프리디스차징 회로는, 상기 제2 버퍼의 제1 플로팅 노드와 결합된 제1 트랜지스터를 통해, 상기 제2 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제2 버퍼의 제1 플로팅 노드를 프리디스차징하는, 고속 전이 기반의 플립플롭
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15
제13항에 있어서, 상기 프리차징 및 프리디스차징 회로는, 상기 제2 버퍼의 제2 플로팅 노드와 결합된 제2 트랜지스터를 통해, 상기 제2 출력 노드의 데이터 패턴이 전이되는 경우 전이되는 데이터에 맞게 상기 제2 버퍼의 제2 플로팅 노드를 프리차징하는, 고속 전이 기반의 플립플롭
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16
제11항에 있어서, 상기 프리차징 및 프리디스차징 회로는, N채널 모스펫(MOSFET) 구조의 제1 트랜지스터와, P채널 모스펫(MOSFET) 구조의 제2 트랜지스터를 포함하는, 고속 전이 기반의 플립플롭
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17
제11항에 있어서, 풀다운(Pull-down)되거나 풀업(Pull-up)되어야 하는 제2 출력 노드의 커패시턴스 값은 데이터 패턴과 상관 없이 기설정된 캐패시턴스 값을 유지하는, 고속 전이 기반의 플립플롭
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