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기판 상에 수직 신장된 반도체 채널층; 상기 반도체 채널층의 측벽을 따라 수직 신장된 정보 저장막; 상기 정보 저장막을 사이에 두고 상기 반도체 채널층의 적어도 일부를 둘러싸는 제어 게이트들; 상기 제어 게이트들을 서로 분리하는 층간 절연막;상기 정보 저장막과 인접하는 상기 층간 절연막의 계면 또는 상기 제어 게이트들 사이의 상기 정보 저장막의 일부 내에 형성된 고정 전하 영역; 및상기 고정 전하 영역에 의해 유도되어, 상기 고정 전하 영역에 대향하는 상기 반도체 채널층의 일부 표면에 형성된 전기적으로 도핑된 영역을 포함하는 3차원 낸드 플래시 메모리 소자
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제 1 항에 있어서상기 정보 저장막과 인접하는 상기 층간 절연막의 계면에 형성된 고정 전하 영역은 상기 계면에서 수소 이온(H+)과 상기 층간 절연막의 수소 결합의 반응으로 형성된 수소 분자의 댕글링 본드를 포함하는 3차원 낸드 플래시 메모리 소자
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제 2 항에 있어서상기 층간 절연막이 실리콘 산화물인 경우, 상기 층간 절연막은 Si-H 결합을 갖는 3차원 낸드 플래시 메모리 소자
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제 1 항에 있어서상기 제어 게이트들 사이의 상기 정보 저장막의 일부 내에 형성된 고정 전하 영역은 상기 제어 게이트 전극들과 상기 반도체 채널층 사이에 유도된 프린징 필드(fringing field)에 의해 누적된 고정 전하들로 하전된 3차원 낸드 플래시 메모리 소자
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제 1 항에 있어서상기 3차원 낸드 플래시 메모리 소자는 상기 제어 게이트들의 측벽 상에 상기 제어 게이트들의 일함수보다 낮은 일함수를 갖는 일함수 제어층을 더 포함하는 3차원 낸드 플래시 메모리 소자
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제 5 항에 있어서상기 층간 절연막의 두께는 상기 제어 게이트들의 두께보다 더 큰 3차원 낸드 플래시 메모리 소자
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제 1 항에 있어서, 상기 정보 저장막은, 상기 반도체 채널층 상의 게이트 절연막, 상기 게이트 절연막 상의 데이터 저장막 및 상기 데이터 저장막 상의 블로킹 절연막을 포함하는 3차원 낸드 플래시 메모리 소자
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제 7 항에 있어서,상기 데이터 저장막은 SiO2, SiON, Si3N4, SRN(Si rich nitride), HfO2, HfSiO, HfSiON, HfON, HfAlO, Al2O3 및 AlN으로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합을 포함하는 3차원 낸드 플래시 메모리 소자
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제 7 항에 있어서,상기 전하 차단막은 SiO2, Si3N4, SiON, HfO2, HfSiO, Al2O3 및 ZrO2로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합을 포함하는 3차원 낸드 플래시 메모리 소자
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제 7 항에 있어서,상기 블로킹 절연막은 Al2O3, SiO2, HfO2, ZrO2, Ta2O5, LaO, LaAlO, LaHfO 및 HfAlO로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합을 포함하는 3차원 낸드 플래시 메모리 소자
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제 1 항에 있어서, 상기 반도체 채널층은 실린더 형상을 가지며, 상기 반도체 채널층의 내부에 코어 절연체가 삽입되어 반도체 기둥을 형성하는 3차원 낸드 플래시 메모리 소자
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기판을 제공하는 단계; 상기 기판 상에 절연막과 제 1 도전막을 교번하여 반복 적층하는 단계; 상기 기판에 평행한 제 1 방향과 상기 제 1 방향과 다른 제 2 방향으로 이격되고, 상기 반복 적층된 절연막과 제 1 도전막을 연속적으로 수직방향으로 관통하는 제 1 홀들을 형성하는 단계; 상기 제 1 홀들을 통해 노출된 상기 절연막의 측벽에 제 1 고정 전하 영역을 형성하는 단계;상기 반복 적층된 상기 제 1 고정 전하 영역을 포함하는 절연막과 상기 제 2 도전막을 관통하는 홀들의 내부 측벽 상에 정보 저장막을 형성하는 단계; 및상기 정보 저장막의 노출된 측벽 상에 반도체 채널층을 형성하는 단계를 포함하는 3차원 낸드 플래시 메모리 소자의 제조 방법
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제 12 항에 있어서, 상기 제 1 고정 전하 영역을 형성하는 단계는, 상기 제 1 홀들을 통해 노출된 상기 절연막의 측벽을 수소 분위기에서 열처리(hydrogen annealing)하는 단계를 포함하는 3차원 낸드 플래시 메모리 소자의 제조 방법
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제 12 항에 있어서, 상기 제 1 고정 전하 영역을 형성하는 단계는, 상기 제 1 홀들을 통해 노출된 상기 절연막의 측벽에 플라즈마 손상을 인가하는 단계를 포함하는 3차원 낸드 플래시 메모리 소자의 제조 방법
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제 12 항에 있어서, 상기 절연막과 제 1 도전막을 교번하여 반복 적층하는 단계는상기 절연막과 상기 제 1 도전막 사이에 상기 제 1 도전막의 일함수보다 작은 제 2 도전막을 적층하는 단계를 더 포함하는 3차원 낸드 플래시 메모리 소자의 제조 방법
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3차원 낸드 플래시 메모리 소자의 구동 방법으로서, 상기 3차원 낸드 플래시 메모리 소자는, 기판 상에 수직 신장된 반도체 채널층; 상기 반도체 채널층의 측벽을 따라 수직 신장된 정보 저장막; 상기 정보 저장막을 사이에 두고 상기 반도체 채널층의 적어도 일부를 둘러싸는 제어 게이트들; 상기 제어 게이트들을 서로 분리하는 층간 절연막을 포함하며, 상기 구동 방법은, 상기 제어 게이트들과 상기 반도체 채널층 사이에 제 1 전계를 형성하여, 상기 제어 게이트들 하지의 상기 정보 저장막의 일부 및 상기 제어 게이트들 사이의 정보 저장막의 일부에 고정 전하 영역을 형성하는 단계;상기 제어 게이트들과 상기 반도체 채널층 사이에 상기 제 1 전계의 극성과 반대 극성을 가지면서 상기 제 1 전계의 크기보다 작은 크기를 갖는 제 2 전계를 형성하여, 상기 제어 게이트들 하지의 상기 정보 저장막의 일부에 형성된 고정 전하 영역을 소거하는 단계를 포함하는 3차원 낸드 플래시 메모리 소자의 구동 방법
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제 16 항에 있어서, 상기 제 1 전계 및 상기 제 2 전계 중 적어도 어느 하나는 증분형 펄스 프로그래밍 방식에 의해 형성되는 3차원 낸드 플래시 메모리 소자의 구동 방법
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제 16 항에 있어서, 상기 3차원 낸드 플래시 메모리 소자는 상기 제어 게이트들의 측벽 상에 상기 제어 게이트들의 일함수보다 낮은 일함수를 갖는 일함수 제어층을 더 포함하는 3차원 낸드 플래시 메모리 소자의 구동 방법
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제 18 항에 있어서, 상기 층간 절연막의 두께는 상기 제어 게이트들의 두께보다 더 큰 3차원 낸드 플래시 메모리 소자의 구동 방법
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제 16 항에 있어서, 상기 고정 전하 영역을 형성하는 단계 및 상기 고정 전하 영역을 소거하는 단계는 적어도 2 회 이상 반복 수행되는 3차원 낸드 플래시 메모리 소자의 구동 방법
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제 16 항에 있어서, 상기 정보 저장막과 인접하는 상기 층간 절연막의 계면에 형성된 고정 전하 영역을 더 포함하는 3차원 낸드 플래시 메모리 소자의 구동 방법
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