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기판;상기 기판상에 형성되는 하부 전극;상기 하부 전극 상에 적층되고, 아민기의 표면 쌍극자(Surface dipole)를 이용하여 하부 전극의 일 함수를 낮추며 이온 전도성을 갖는 PEIE(Polyethylenimine ethoxylated)로 이루어지는 고분자 중간층;상기 고분자 중간층 상에 형성되고, DNTT(Dinaphtho thieno thiophene)로 이루어지는 유기 반도체; 및상기 유기 반도체 상에 형성되는 상부 전극;을 포함하고,상기 상부 전극에 전압을 인가하여 전압 스윕(voltage sweep)이 반복됨에 따라 순방향 바이어스 전류가 점차 감소하면서 히스테리시스(hysteresis)가 반복적으로 나타나는 것을 특징으로 하는 유연성 자가 정류 분자 멤리스터
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제1항에 있어서,상기 기판은 PET(Polyethylene terephthalate)로 이루어지는 투명 기판인 것을 특징으로 하는 유연성 자가 정류 분자 멤리스터
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제2항에 있어서,상기 하부 전극은 ITO(Indium-tin-oxide)로 이루어지는 투명 하부 전극이고, 상기 투명 기판에 적층되는 것을 특징으로 하는 유연성 자가 정류 분자 멤리스터
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제1항에 있어서,상기 상부 전극은 Au, Al, In, Sn, Zn, Cu, Mn, Ni, Co, Fe 및 Pt 중 어느 하나로 구성되는 것을 특징으로 하는 유연성 자가 정류 분자 멤리스터
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제1항에 있어서,상기 하부 전극에는 전원의 음극이 연결되고, 상부 전극에는 전원의 양극이 연결되는 것을 특징으로 하는 유연성 자가 정류 분자 멤리스터
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기판을 형성하는 단계;상기 기판 위에 하부 전극을 형성하는 단계;상기 하부 전극 상에 PEIE(Polyethylenimine ethoxylated)로 이루어지는 고분자 중간층을 형성하는 단계;상기 고분자 중간층 상에 DNTT(Dinaphtho thieno thiophene)로 이루어지는 유기 반도체층을 형성하는 단계; 및상기 유기 반도체층 상에 상부 전극을 형성하는 단계를 포함하고,상기 상부 전극에 전압을 인가하여 전압 스윕(voltage sweep)이 반복됨에 따라 순방향 바이어스 전류가 점차 감소하면서 히스테리시스(hysteresis)가 반복적으로 나타나는 것을 특징으로 하는 유연성 자가 정류 분자 멤리스터 제조방법
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제9항에 있어서,상기 고분자 중간층은희석된 PEIE(Polyethylenimine ethoxylated) 용액을 상기 하부 전극 위에 3000rpm으로 60초 동안 스핀 코팅(spin-coating) 한 후에 100℃에서 10분 동안 어닐링(annealing)하여 제조되는 것을 특징으로 하는 유연성 자가 정류 분자 멤리스터 제조방법
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제9항에 있어서,상기 유기 반도체층은상기 DNTT(Dinaphtho thieno thiophene)를 3 x 10-6 토르(Torr)의 기압 하에서 0
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