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반도체 기판에 실리콘게르마늄층과 실리콘층을 교대로 한번 이상 적층하여 액티브층을 형성하는 제1단계;상기 액티브층 상에 제1절연막, 제2절연막, 제3절연막, 하부 절연막 식각용 실리콘층 및 더미 패턴용 제4절연막을 순차적으로 형성하는 제2단계;상기 제4절연막을 식각하여 하나 이상의 더미 패턴을 형성하는 제3단계;상기 더미 패턴의 각 측벽에 측벽 절연막을 형성하는 제4단계;상기 더미 패턴을 제거하고, 드러난 상기 측벽 절연막의 양단을 제거하여 복수개의 채널용 미세패턴을 형성하는 제5단계;상기 복수개의 채널용 미세패턴 중 하나 이상을 사이에 두고 양단에 소스/드레인 패턴을 형성하는 제6단계;상기 소스/드레인 패턴과 상기 채널용 미세패턴을 식각용 하드 마스크로 하여 상기 하부 절연막 식각용 실리콘층을 식각하는 제7단계;상기 소스/드레인 패턴과 상기 채널용 미세패턴을 제거 후 드러난 하부 절연막 식각용 실리콘층 패턴을 마스크로 하여 상기 제3절연막, 상기 제2절연막 및 사기 제1절연막을 순차로 식각하여 상기 액티브층을 노출시키는 제8단계;상기 하부 절연막 식각용 실리콘층 패턴을 제거후 드러난 제3절연막 패턴을 마스크로 하여 상기 액티브층과 상기 반도체 기판 일부까지 순차로 식각하여 액티브층 패턴을 형성하는 제9단계; 식각된 반도체 기판, 액티브층 패턴, 제1절연막 패턴, 제2절연막 패턴 및 제3절연막 패턴 상에 제5절연막으로 덮고 평탄화 공정으로 상기 제2절연막 패턴이 드러나게 하는 제10단계;상기 제2절연막 패턴과 상기 제1절연막 패턴을 마스크로 상기 제5절연막을 식각하여 상기 식각된 반도체 기판 상에 분리 절연막을 형성하는 제11단계;상기 분리 절연막 상에 상기 제1절연막 패턴 및 상기 액티브층 패턴을 감싸며 더미 게이트를 형성하는 제12단계;상기 분리 절연막 상에 상기 더미 게이트, 상기 제1절연막 패턴과 상기 액티브층 패턴으로 구성된 채널 핀을 제6절연막으로 덮고 평탄화 공정으로 상기 더미 게이트가 드러나게 하는 제13단계;상기 더미 게이트를 제거한 공간부로 상기 채널 핀을 노출시키는 제14단계; 노출된 상기 채널 핀에서 실리콘게르마늄층을 선택적으로 식각하여 실리콘층을 부양시키는 제15단계;부양된 상기 실리콘층 둘레로 실리콘 버퍼층을 형성하는 제16단계;상기 실리콘 버퍼층 상에 실리콘게르마늄 쉘을 형성하는 제17단계; 및상기 실리콘게르마늄 쉘을 둘러싸며 게이트 절연막과 게이트를 순차적으로 형성하는 제18단계를 포함하는 것을 특징으로 하는 실리콘게르마늄 쉘 채널을 갖는 반도체 소자의 제조방법
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제 1 항에 있어서,상기 제1단계의 상기 액티브층은 실리콘게르마늄층과 실리콘층을 교대로 3번 이상 적층하여 형성하고,상기 제6단계의 상기 소스/드레인 패턴은 상기 복수개의 채널용 미세패턴 중 둘 이상을 사이에 두고 양단에 형성하는 것을 특징으로 하는 실리콘게르마늄 쉘 채널을 갖는 반도체 소자의 제조방법
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제 2 항에 있어서,상기 제1절연막, 상기 제3절연막 및 상기 제4절연막은 실리콘산화막이고,상기 제2절연막은 실리콘질화막인 것을 특징으로 하는 실리콘게르마늄 쉘 채널을 갖는 반도체 소자의 제조방법
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제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제15단계와 상기 제16단계 사이에는 부양된 상기 실리콘층 둘레로 소정의 가스를 흘려주어 사전 표면처리 공정을 더 진행하는 것을 특징으로 하는 실리콘게르마늄 쉘 채널을 갖는 반도체 소자의 제조방법
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제 4 항에 있어서,상기 가스는 NF3와 NH3의 혼합 또는 H2이고,상기 실리콘 버퍼층의 형성 공정조건은 670 ℃, 30 Torr, H2 40 slm, DCS 300 sccm, 300 sec 이고,상기 실리콘게르마늄 쉘의 형성 공정조건은 670 ℃, 30 Torr, H2 40 slm, DCS 750 sccm, GeH4 50 sccm, HCl 250 sccm, 48 sec 인 것을 특징으로 하는 실리콘게르마늄 쉘 채널을 갖는 반도체 소자의 제조방법
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제 4 항에 있어서,상기 게이트 절연막은 상기 실리콘게르마늄 쉘을 둘러싸며 산화알루미늄막(Al2O3)과 하프늄산화막(HfO2)이 순차적으로 적층된 것을 특징으로 하는 실리콘게르마늄 쉘 채널을 갖는 반도체 소자의 제조방법
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