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기판;상기 기판 위에 제1 방향으로 형성된 이차원 반도체; 및상기 이차원 반도체 위에 제2 방향으로 형성된 그래핀을 포함하고,배리스터 소자가 상기 이차원 반도체와 상기 그래핀이 접합하는 각 위치에 형성되는, 배리스터 접합 어레이 소자
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제1항에 있어서,상기 이차원 반도체는,상기 기판 위에서 직접 성장되거나 상기 기판 위에 형성된 촉매 금속 위에서 성장되는, 배리스터 접합 어레이 소자
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제2항에 있어서,상기 촉매 금속은,각각이 이격되어 상기 제1 방향으로 형성된 하나 이상의 촉매 금속을 포함하는, 배리스터 접합 어레이 소자
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제3항에 있어서,상기 하나 이상의 촉매 금속은 전극인, 배리스터 접합 어레이 소자
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제1항에 있어서,상기 이차원 반도체는,각각이 이격되어 상기 제1 방향으로 형성된 하나 이상의 이차원 반도체를 포함하는, 배리스터 접합 어레이 소자
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제1항에 있어서,상기 그래핀은,각각이 이격되어 상기 제2 방향으로 형성된 하나 이상의 그래핀을 포함하는, 배리스터 접합 어레이 소자
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제1항에 있어서,상기 이차원 반도체 및 상기 그래핀은 crossbar 형태로 서로 교차하는, 배리스터 접합 어레이 소자
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제1항에 있어서,상기 제1 방향과 상기 제2 방향은 서로 수직하는, 배리스터 접합 어레이 소자
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제1항에 있어서,상기 그래핀 위에 적층되는 패시베이션 층을 더 포함하는, 배리스터 접합 어레이 소자
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제9항에 있어서,상기 패시베이션 층은,유기 층;무기 층; 또는유기 층과 무기 층 모두로 구성되며,상기 패시베이션 층은 상기 그래핀과 상기 이차원 반도체가 접합된 부분보다 더 작게 오픈(open)되어 있는 것인, 배리스터 접합 어레이 소자
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제10항에 있어서,상기 패시베이션 층은,상기 유기 층이 먼저 증착되어, 일부 영역이 오픈(open)되도록 패터닝된 후, 상기 무기 층이 증착되는 것인, 배리스터 접합 어레이 소자
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제10항에 있어서,상기 유기 층은,PMMA, ZEP, SML, SU-8, KL5305, AR-P1210, AZ5214, 및 AZ1512 중에서 적어도 하나를 포함하는, 배리스터 접합 어레이 소자
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제10항에 있어서,상기 무기 층은,산화알루미늄, 산화 하프늄, 이산화 타이타늄, 산화 지르코늄, 산화 아연, 실리콘 산화막, 및 실리콘 질화막 중에서 적어도 하나를 포함하는, 배리스터 접합 어레이 소자
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기판을 형성하는 단계;상기 기판 위에 제1 방향으로 이차원 반도체를 형성하는 단계; 및상기 이차원 반도체 위에 제2 방향으로 그래핀을 형성하는 단계를 포함하고,배리스터 소자가 상기 이차원 반도체와 상기 그래핀이 접합하는 각 위치에 형성되는 배리스터 접합 어레이 소자 공정 방법
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제14항에 있어서,상기 이차원 반도체를 형성하는 단계는,상기 기판 위에서 상기 이차원 반도체를 직접 성장시켜 상기 이차원 반도체를 형성하는 단계; 또는상기 기판 위에 형성된 촉매 금속을 이용하여 상기 이차원 반도체를 형성하는 단계를 포함하는 배리스터 접합 어레이 소자 공정 방법
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제15항에 있어서,상기 촉매 금속 층을 이용하여 상기 이차원 반도체를 형성하는 단계는,상기 기판에 레지스터 층을 코팅하는 단계;상기 레지스터 층을 패터닝하여 촉매 금속 패턴을 형성하는 단계;상기 촉매 금속 패턴을 통해 촉매 금속 층을 증착하는 단계;상기 레지스터 층을 제거하여 하나 이상의 촉매 금속을 형성하는 단계; 및상기 하나 이상의 촉매 금속 위에서 하나 이상의 이차원 반도체를 성장시키는 단계를 포함하는, 배리스터 접합 어레이 소자 공정 방법
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제15항에 있어서,상기 촉매 금속 층을 이용하여 상기 이차원 반도체를 형성하는 단계는,상기 기판 위에 촉매 금속 층을 증착하는 단계;상기 촉매 금속 층 위에 이차원 반도체 층을 성장시키는 단계;상기 이차원 반도체 층을 마스크를 통해 에칭하여 하나 이상의 이차원 반도체를 형성하는 단계;상기 촉매 금속 층을 등방성 에칭하여 하나 이상의 촉매 금속을 형성하는 단계; 및상기 마스크를 제거하는 단계를 포함하는, 배리스터 접합 어레이 소자 공정 방법
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제15항에 있어서,상기 촉매 금속은,각각이 이격되어 상기 제1 방향으로 형성된 하나 이상의 촉매 금속을 포함하는, 배리스터 접합 어레이 소자 공정 방법
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제14항에 있어서,상기 그래핀을 형성하는 단계는,상기 이차원 반도체 위에 그래핀 층을 전사하는(transferring) 단계; 및상기 그래핀 층을 에칭하여 하나 이상의 그래핀을 형성하는 단계를 포함하는 배리스터 접합 어레이 소자 공정 방법
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제18항에 있어서,상기 하나 이상의 촉매 금속은 전극인, 배리스터 접합 어레이 소자 공정 방법
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제14항에 있어서,상기 이차원 반도체 및 상기 그래핀은 crossbar 형태로 서로 교차하는, 배리스터 접합 어레이 소자 공정 방법
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제14항에 있어서,상기 제1 방향과 상기 제2 방향은 서로 수직하는, 배리스터 접합 어레이 소자 공정 방법
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제14항에 있어서,상기 그래핀 위에 패시베이션 층을 적층하는 단계를 더 포함하는, 배리스터 접합 어레이 소자 공정 방법
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제23항에 있어서,상기 패시베이션 층은,유기 층;무기 층; 또는유기 층과 무기 층 모두로 구성되며,상기 패시베이션 층은 상기 그래핀과 상기 이차원 반도체가 접합된 부분보다 더 작게 오픈(open)되어 있는 것인, 배리스터 접합 어레이 소자 공정 방법
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제24항에 있어서,상기 패시베이션 층을 적층하는 단계는,상기 유기 층을 먼저 증착하는 단계;상기 유기 층의 일부 영역이 오픈(open)되도록 패터닝하는 단계; 및상기 무기 층을 상기 유기 층 위에 증착하는 단계를 포함하는, 배리스터 접합 어레이 소자 공정 방법
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제24항에 있어서,상기 유기 층은,PMMA, ZEP, SML, SU-8, KL5305, AR-P1210, AZ5214, 및 AZ1512 중에서 적어도 하나를 포함하는, 배리스터 접합 어레이 소자 공정 방법
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제24항에 있어서,상기 무기 층은,산화알루미늄, 산화 하프늄, 이산화 타이타늄, 산화 지르코늄, 산화 아연, 실리콘 산화막, 및 실리콘 질화막 중에서 적어도 하나를 포함하는, 배리스터 접합 어레이 소자 공정 방법
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