| 1 |
1
제1 신호 및 상기 제1 신호와 직교 위상을 갖는 제2 신호를 생성하고, 생성된 상기 제1 신호 및 상기 제2 신호를 출력하는 신호 생성부;상기 제1 신호에 기초하여 제1 전류를 생성하고, 상기 제2 신호에 기초하여 제2 전류를 생성하고, 상기 제1 전류 및 제2 전류를 증폭하는 연산부; 및상기 제1 전류의 크기를 결정하는 제1 디지털 신호를 제1 아날로그 신호로 변환하고, 상기 제2 전류의 크기를 결정하는 제2 디지털 신호를 제2 아날로그 신호로 변환하는 신호 변환부를 포함하되,상기 연산부는,상기 제1 아날로그 신호에 기초하여 상기 제1 신호를 제1 전류로 변환하고, 상기 제2 아날로그 신호에 기초하여 상기 제2 신호를 제2 전류로 변환하는 입력 회로;생성된 상기 제1 전류 및 상기 제2 전류의 경로를 결정하는 경로 선택 회로; 및경로가 결정된 상기 제1 전류 및 제2 전류를 버퍼링하는 캐스코드(cascade) 회로를 포함하고,상기 제1 전류 및 상기 제2 전류를 합산하고, 상기 제1 전류의 벡터 및 상기 제2 전류 벡터를 합산하고 출력 부하를 통해 전압 신호를 생성하는 위상 변환 회로
|
| 2 |
2
제1 항에 있어서, 상기 캐스코드 증폭회로와 상기 입력 회로는 직렬로 연결되고, 상기 캐스코드 증폭회로는 상기 제1 전류 및 상기 제2 전류를 입력 받고, 상기 출력 부하는, 기준 전압 범위에서 상기 제1 전류의 벡터 및 상기 제2 전류 벡터를 합산하고 상기 전압 신호를 생성하는 위상 변환 회로
|
| 3 |
3
제2 항에 있어서,상기 출력 부하는,가중치에 기초하여, 합산된 상기 전압 신호의 입출력 이득을 제어하는 신호 제어부를 더 포함하는 위상 변환 회로
|
| 4 |
4
제1 항에 있어서,상기 연산부는,위상 변환 회로의 입력 신호의 주파수와 같은 공진 주파수를 갖는 커패시터, 인덕터, 및 등가 저항으로 구성된 RLC 출력 부하를 갖는 위상 변환 회로
|
| 5 |
5
제4 항에 있어서, 상기 RLC 출력 부하 및 제어부는,연산부의 부하, 또는 독립적인 증폭기의 부하에 배치되는 위상 변환 회로
|
| 6 |
6
제4 항에 있어서, 상기 신호 제어부는,복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터의 스위칭에 기초하여 ON 저항을 제어함으로써 상기 합산된 전압 신호의 입출력 이득을 제어하는 위상 변환 회로
|
| 7 |
7
제4 항에 있어서, 상기 신호 제어부는,복수의 트랜지스터 스위치 및 저항을 포함하고, 상기 복수의 등가 저항의 크기에 기초하여 상기 합산된 전압 신호의 입출력 이득을 제어하는 위상 변환 회로
|
| 8 |
8
제1 항에 있어서,상기 신호 변환부는,상기 제1 디지털 신호 및 상기 제2 디지털 신호에 기초하여 상기 제1 전류의 크기 값을 상승시키고, 상기 제2 전류의 크기 값을 낮추고, 상기 제1 전류 및 제2 전류의 크기 값에 기초하여 출력 위상 값을 생성하는 위상 변환 회로
|
| 9 |
9
제1 항에 있어서,상기 신호 변환부는,상기 제1 디지털 신호 및 상기 제2 디지털 신호에 기초하여 상기 제1 전류의 크기 값을 낮추고, 상기 제2 전류의 크기 값을 상승시키고, 상기 제1 전류 및 제2 전류의 크기 값에 기초하여 출력 위상 값을 생성하는 위상 변환 회로
|
| 10 |
10
제1 항에 있어서, 상기 신호 변환부는,직렬 연결된 2개의 트랜지스터 다수의 쌍을 마련하고,미리 설정된 비트 수를 가진 디지털 신호를 입력 받고, 입력된 상기 디지털 신호에 기초하여 상기 2개의 트랜지스터 다수의 쌍은 상기 제1 전류 및 상기 제2 전류로 미러링하는 위상 변환 회로
|
