| 1 |
1
제1 반도체층, 중간층, 활성층, 전자차단(electron blocking)층, 제2 반도체층, 제1 패시베이션(passivation)층, 제2 패시베이션(passivation)층, 제1 전극 및 제2 전극을 포함하고,상기 제1 패시베이션(passivation)층은 ALD(atomic layer deposition) 방법을 이용하여 상기 중간층, 상기 활성층, 상기 전자차단(electron blocking)층 및 상기 제2 반도체층의 측벽(side wall)에 형성되고,상기 제2 패시베이션(passivation)층은 PECVD(plasma-enhanced chemical vapor deposition) 방법을 이용하여 상기 제1 패시베이션(passivation)층 상에 형성되며,상기 제1 패시베이션(passivation)층 및 상기 제2 패시베이션(passivation)층은 상기 측벽(side wall)을 패시베이션하는마이크로 발광 다이오드
|
| 2 |
2
제1항에 있어서,상기 제1 패시베이션(passivation)층의 두께는 상기 ALD(atomic layer deposition) 방법을 이용하여 20nm 내지 50nm로 형성되는마이크로 발광 다이오드
|
| 3 |
3
제1항에 있어서,상기 제2 패시베이션(passivation)층의 두께는 상기 PECVD(plasma-enhanced chemical vapor deposition) 방법을 이용하여 250nm 내지 280nm로 형성되는마이크로 발광 다이오드
|
| 4 |
4
제1항에 있어서,상기 제1 패시베이션(passivation)층 및 상기 제2 패시베이션(passivation)층은 Al2O3, SiO2, SiNx, SiONe, ZrO2 및 HfO2 중 선택되는 적어도 하나의 유전체(dielectric) 물질로 형성되는마이크로 발광 다이오드
|
| 5 |
5
제4항에 있어서,상기 제2 패시베이션(passivation)층은 상기 제1 패시베이션(passivation)층이 상기 Al2O3로 형성될 경우, 상기 SiO2, SiNx, SiONe, ZrO2 및 HfO2 중 선택되는 어느 하나의 유전체(dielectric) 물질로 형성되는마이크로 발광 다이오드
|
| 6 |
6
제1항에 있어서,기판을 더 포함하고,상기 제1 반도체층, 중간층, 활성층, 전자차단(electron blocking)층, 제2 반도체층은 상기 기판상에 순차적으로 적층되어, 에피층으로 형성되는마이크로 발광 다이오드
|
| 7 |
7
제6항에 있어서,상기 에피층은 상기 제1 반도체층 및 상기 제2 반도체층에서 공급되는 전자와 정공을 상기 활성층에서 재결합시켜 여분의 에너지를 광으로 변환시켜 출력하는마이크로 발광 다이오드
|
| 8 |
8
제1항에 있어서,상기 제1 반도체층은 n형 불순물이 도핑된 질화갈륨(GaN) 반도체층(n-GaN)으로서, 전자를 공급하고,상기 제2 반도체층은 p형 불순물이 도핑된 질화갈륨(GaN) 반도체층(p-GaN)으로서, 정공을 공급하며,상기 활성층은, 상기 제1 반도체층과 상기 제2 반도체층으로부터 공급받은 전자와 정공을 재결합하여 여분의 에너지를 광으로 변환하여 출력하는마이크로 발광 다이오드
|
| 9 |
9
제8항에 있어서,상기 제1 패시베이션(passivation)층 및 상기 제2 패시베이션(passivation)층은 상기 측벽(side wall)으로부터 상기 p형 불순물에 해당하는 원자가 상기 제1 패시베이션(passivation)층 및 상기 제2 패시베이션(passivation)층이 이루는 유전(dielectric) 층으로 확산(diffusion)되는 것을 억제하는마이크로 발광 다이오드
|
| 10 |
10
제1항에 있어서,래터럴(Lateral) 구조, 플립 칩(Flip-Chip) 구조 및 버티컬(Vertical) 구조 중 어느 하나의 구조로 형성되는마이크로 발광 다이오드
|
| 11 |
11
제1 반도체층, 중간층, 활성층, 전자차단(electron blocking)층, 제2 반도체층, 제1 패시베이션(passivation)층, 제2 패시베이션(passivation)층, 제1 전극 및 제2 전극을 포함하는 마이크로 발광 다이오드의 제조 방법에 있어서,상기 제1 반도체층, 중간층, 활성층, 전자차단(electron blocking)층, 제2 반도체층을 순차적으로 적층 형성한 후, 상기 제1 반도체층, 중간층, 활성층, 전자차단(electron blocking)층, 제2 반도체층을 포함하는 발광 다이오드 칩을 ICP-RIE 에칭하여 분리하는 단계;상기 발광 다이오드 칩의 측벽(side wall)에 ALD(atomic layer deposition) 방법을 이용하여 상기 제1 패시베이션(passivation)층을 형성하는 단계; 및 PECVD(plasma-enhanced chemical vapor deposition) 방법을 이용하여 상기 제1 패시베이션(passivation)층 상에 상기 제2 패시베이션(passivation)층을 형성하는 단계를 포함하고,상기 제1 패시베이션(passivation)층 및 상기 제2 패시베이션(passivation)층은 상기 측벽(side wall)을 패시베이션하는마이크로 발광 다이오드의 제조 방법
|
| 12 |
12
제11항에 있어서, 상기 발광 다이오드 칩의 측벽에 ALD(atomic layer deposition) 방법을 이용하여 상기 제1 패시베이션(passivation)층을 형성하는 단계는상기 ALD(atomic layer deposition) 방법을 이용하여 상기 제1 패시베이션(passivation)층의 두께를 20nm 내지 50nm로 형성하는 단계를 포함하는마이크로 발광 다이오드의 제조 방법
|
| 13 |
13
제11항에 있어서,상기 PECVD(plasma-enhanced chemical vapor deposition) 방법을 이용하여 상기 제1 패시베이션(passivation)층 상에 상기 제2 패시베이션(passivation)층을 형성하는 단계는,상기 PECVD(plasma-enhanced chemical vapor deposition) 방법을 이용하여 상기 제2 패시베이션(passivation)층의 두께를 250nm 내지 280nm로 형성하는 단계를 포함하는마이크로 발광 다이오드의 제조 방법
|
