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디지털 제어 발진기의 출력 클럭을 서브 샘플링하여, 전압 도메인 위상에 해당하는 부호 비트를 출력하는 제1 위상 출력부; 및상기 출력 클럭에 따라 설정되는 펄스 폭과 기준 클럭에 따라 설정되는 문턱 시간에 기초하여, 시간 도메인 위상에 해당하는 게인 비트를 출력하는 제2 위상 출력부를 포함하는, 서브 샘플링 위상 고정 루프
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제1항에 있어서, 상기 부호 비트와 상기 게인 비트 간의 곱은 상기 출력 클럭의 위상을 조절하기 위한 디지털 루프 필터 값에 대응되는, 서브 샘플링 위상 고정 루프
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제1항에 있어서, 상기 제1 위상 출력부는, 상기 기준 클럭에 따라, 상기 출력 클럭으로부터 제1 차동 입력 전압을 샘플링하는 샘플 앤 홀드부;상기 기준 클럭에 따라, 상기 제1 차동 입력 전압으로부터 래치 입력 신호를 샘플링하는 신호 샘플링부; 및상기 래치 입력 신호에 기초하여, 상기 부호 비트를 출력하는 SR 래치부를 포함하는, 서브 샘플링 위상 고정 루프
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제3항에 있어서, 상기 신호 샘플링부는, 상기 기준 클럭에 따라 상기 제1 차동 입력 전압을 비교하고, 상기 비교 결과에 기초하여 한쌍의 제1 비교 신호를 출력하는 제1 비교기; 및상기 한쌍의 제1 비교 신호를 인버팅하는 한쌍의 인버터를 포함하는, 서브 샘플링 위상 고정 루프
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제3항에 있어서, 상기 제2 위상 검출부는, 상기 기준 클럭과 상기 게인 비트에 기초하여, 상기 문턱 시간을 설정하기 위한 제2 차동 입력 전압을 출력하는 문턱 시간 제어부;상기 기준 클럭과 상기 제1 및 제2 차동 입력 전압에 기초하여, 상기 문턱 시간과 상기 펄스 폭을 설정하는 신호 설정부; 및상기 문턱 시간과 상기 펄스 폭을 서로 비교하고, 상기 비교 결과에 기초하여 상기 게인 비트를 출력하는 시간 비교부를 포함하는, 서브 샘플링 위상 고정 루프
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제5항에 있어서, 상기 신호 설정부는 상기 기준 클럭에 따라 상기 제2 차동 입력 전압을 비교하고, 상기 비교 결과에 기초하여 한쌍의 제2 비교 신호를 출력하는 제2 비교기; 상기 한쌍의 제1 비교 신호에 대해 OR 연산을 수행하여, 상기 펄스 폭을 출력하는 제1 OR 게이트; 및상기 한쌍의 제2 비교 신호에 대해 OR 연산을 수행하여, 상기 문턱 시간을 출력하는 제2 OR 게이트를 포함하는, 서브 샘플링 위상 고정 루프
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제5항에 있어서, 상기 문턱 시간 제어부는, 상기 게인 비트의 비트수를 카운팅하는 제1 디지털 카운터;상기 기준 클럭의 사이클 수를 카운팅하는 제2 디지털 카운터;상기 제1 및 제2 디지털 카운터를 통해 출력되는 한쌍의 카운팅 값에 기초하여, 상기 제2 차동 입력 전압을 생성하기 위한 디지털 로직 값을 출력하는 디지털 로직; 및상기 디지털 로직 값을 상기 제2 차동 입력 전압으로 컨버팅하는 컨버터를 포함하는, 서브 샘플링 위상 고정 루프
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8
제7항에 있어서, 상기 컨버터는 저항 디지털-투-아날로그 컨버터(Ressitive Digital-to-Analog Converter, RDAC)인, 서브 샘플링 위상 고정 루프
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9
제7항에 있어서, 상기 디지털 로직은 상기 게인 비트의 비트수에 기초하여, 상기 제1 디지털 카운터를 리셋시키는, 서브 샘플링 위상 고정 루프
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10
제1항에 있어서, 상기 부호 비트와 상기 게인 비트에 기초하여, 상기 디지털 루프 필터 값을 연산하는 디지털 루프 필터; 및 상기 출력 클럭과 상기 기준 클럭에 기초하여, 상기 출력 클럭의 주파수를 고정시키기 위한 FLL 로직 값을 상기 디지털 제어 발진기로 출력하는 주파수 고정 루프를 더 포함하는, 서브 샘플링 위상 고정 루프
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11
제10항에 있어서, 상기 디지털 제어 발진기는 상기 디지털 루프 필터 값에 기초하여, 상기 출력 클럭의 위상을 조절하는, 서브 샘플링 위상 고정 루프
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12
제10항에 있어서, 상기 주파수 고정 루프는 상기 기준 클럭의 주파수를 일정 비율로 분할하는 주파수 분할기;상기 주파수 분할기를 통해 분할된 상기 기준 클럭에 따라, 상기 출력 클럭을 카운팅하는 루프 카운터; 및상기 루프 카운터를 통해 카운팅된 값에 기초하여, 상기 출력 클럭의 주파수를 고정시키는 고정 루프 로직을 포함하는, 서브 샘플링 위상 고정 루프
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서브 샘플링 위상 고정 루프의 동작 방법으로서,제1 위상 출력부가 디지털 제어 발진기의 출력 클럭을 서브 샘플링하여, 전압 도메인 위상에 해당하는 부호 비트를 출력하는 단계; 제2 위상 출력부가 상기 출력 클럭에 따라 설정되는 문턱 시간과 기준 클럭에 따라 설정되는 펄스 폭에 기초하여, 시간 도메인 위상에 해당하는 게인 비트를 출력하는 단계; 및디지털 루프 필터가 상기 부호 비트와 상기 게인 비트에 기초하여, 상기 출력 클럭의 위상을 조절하기 위한 디지털 루프 필터 값을 연산하는 단계를 포함하는, 서브 샘플링 위상 고정 루프의 동작 방법
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제13항에 있어서,상기 디지털 루프 필터 값은 상기 부호 비트와 상기 게인 비트 간의 곱에 대응되는, 서브 샘플링 위상 고정 루프의 동작 방법
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제13항에 있어서,상기 부호 비트를 출력하는 단계는 샘플 앤 홀드부가 상기 출력 클럭을 입력받아 제1 차동 입력 전압을 샘플링하는 단계;신호 샘플링부가 상기 기준 클럭에 따라, 상기 제1 차동 입력 전압으로부터 래치 입력 신호를 샘플링하는 단계; 및SR 래치부가 상기 래치 입력 신호에 기초하여, 상기 부호 비트를 출력하는 단계를 포함하는, 서브 샘플링 위상 고정 루프의 동작 방법
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제13항에 있어서,상기 게인 비트를 출력하는 단계는 문턱 시간 제어부가 상기 기준 클럭에 따라, 상기 문턱 시간을 설정하기 위한 제2 차동 입력 전압을 출력하는 단계;신호 설정부가 상기 제1 및 제2 차동 입력 전압과 상기 기준 클럭에 기초하여, 상기 문턱 시간과 상기 펄스 폭을 출력하는 단계; 및시간 비교부가 상기 문턱 시간과 상기 펄스 폭을 비교하고, 상기 비교 결과에 기초하여 상기 게인 비트를 출력하는 단계를 포함하는, 서브 샘플링 위상 고정 루프의 동작 방법
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제16항에 있어서, 상기 제2 차동 입력 전압을 출력하는 단계는, 제1 디지털 카운터가 상기 게인 비트의 비트수를 카운팅하는 단계;제2 디지털 카운터가 기준 클럭의 사이클 수를 카운팅하는 단계;디지털 로직이 상기 제1 및 제2 디지털 카운터를 통해 출력되는 한쌍의 카운팅 값에 기초하여, 상기 제2 차동 입력 전압을 생성하기 위한 디지털 로직 값을 출력하는 단계; 및컨버터가 상기 디지털 로직 값을 상기 제2 차동 입력 전압으로 컨버팅하는 단계를 포함하는, 서브 샘플링 위상 고정 루프의 동작 방법
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제13항에 있어서, 주파수 고정 루프가 상기 출력 클럭과 상기 기준 클럭에 기초하여, 상기 출력 클럭의 주파수를 고정시키기 위한 FLL 로직 값을 상기 디지털 제어 발진기로 출력하는 단계를 더 포함하는, 서브 샘플링 위상 고정 루프의 동작 방법
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