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기판의 상부에 배치되는 다공성 실리콘층; 상기 다공성 실리콘층 내부에 분포하는 구멍들(pores)의 적어도 일부분을 채우는 제1 실리사이드층; 및상기 다공성 실리콘층 상에 배치되는 제2 실리사이드층을 포함하는반도체 컨택 구조물
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제1 항에 있어서,상기 다공성 실리콘층은 상기 기판의 도핑된 웰 영역과 전기적으로 연결되는반도체 컨택 구조물
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제1 항에 있어서,상기 다공성 실리콘층은 에피택셜(epitaxial) 구조를 가지는반도체 컨택 구조물
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제1 항에 있어서,상기 다공성 실리콘층의 상기 구멍들은 상기 다공성 실리콘층의 10 내지 30 부피%의 분율을 가지는반도체 컨택 구조물
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제1 항에 있어서,상기 다공성 실리콘층의 상기 구멍들은 10 nm 내지 50 nm의 크기를 가지는반도체 컨택 구조물
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제1 항에 있어서,상기 다공성 실리콘층은 n형 또는 p형 도펀트로 도핑되는반도체 컨택 구조물
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제6 항에 있어서,상기 다공성 실리콘층은 1016/cm3 내지 1020/cm3의 도핑 농도로 도핑되는반도체 컨택 구조물
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제1 항에 있어서,상기 제1 실리사이드층은 수지상 조직(dendrite)을 가지며, 상기 제2 실리사이드층과 연결되는반도체 컨택 구조물
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제1 항에 있어서,상기 제1 및 제2 실리사이드층은 실질적으로 동일한 금속 실리사이드를 포함하는반도체 컨택 구조물
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제9 항에 있어서,상기 금속 실리사이드는텅스텐 실리사이드, 티타늄 실리사이드, 탄탄륨 실리사이드, 플라티늄 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 및 몰리브덴 실리사이드로 이루어지는 그룹에서 선택되는 어느 하나를 포함하는반도체 컨택 구조물
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반도체 기판;상기 반도체 기판 상에 배치되는 적어도 하나의 하부 컨택층;상기 적어도 하나의 하부 컨택층 상에 배치되고, 도펀트로 도핑된 다공성 실리콘층; 상기 다공성 실리콘층의 내부에 분포하는 구멍들(pores)의 적어도 일부분을 채우는 제1 실리사이드층;상기 다공성 실리콘층 상에 배치되는 제2 실리사이드층; 및상기 제2 실리사이드층 상부에 배치되는 상부 전도층을 포함하고,상기 반도체 기판으로부터 상기 적어도 하나의 하부 컨택층, 상기 다공성 실리콘층 및 상기 제1 및 제2 실리사이드층을 경유하여 상기 상부 전도층에 도달하는 전기적 경로를 가지는반도체 소자
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제11 항에 있어서,상기 반도체 기판은 상기 적어도 하나의 하부 컨택층과 전기적으로연결되는 도핑된 웰 영역을 구비하는반도체 소자
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제11 항에 있어서,상기 적어도 하나의 하부 컨택층은 에피택셜(epitaxial) 구조의 반도체 물질을 포함하는반도체 소자
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제11 항에 있어서,상기 다공성 실리콘층은 에피택셜 구조를 가지는반도체 소자
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제11 항에 있어서,상기 다공성 실리콘층의 상기 구멍들은 10 nm 내지 50 nm의 크기를 가지며, 상기 구멍들은 상기 다공성 실리콘층의 10 내지 30 부피%의 분율을 가지는반도체 소자
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제11 항에 있어서,상기 제1 실리사이드층은 수지상 조직을 가지며,상기 제1 실리사이드층은 상기 제2 실리사이드층과 연결되는반도체 소자
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제11 항에 있어서,상기 제1 및 제2 실리사이드층은 실질적으로 동일한 금속 실리사이드를 포함하되,상기 금속 실리사이드는텅스텐 실리사이드, 티타늄 실리사이드, 탄탄륨 실리사이드, 플라티늄 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 및 몰리브덴 실리사이드로 이루어지는 그룹에서 선택되는 어느 하나를 포함하는반도체 소자
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반도체 기판을 제공하는 단계;상기 반도체 기판의 상부에 복수의 구멍들을 구비하는 다공성 실리콘층을 형성하는 단계;상기 다공성 실리콘층 상에 금속층을 형성하는 단계; 상기 금속층을 열처리하여, 상기 다공성 실리콘층의 상기 구멍들의 적어도 일부분을 채우는 제1 실리사이드층 및 상기 다공성 실리콘층 상에 제2 실리사이드층을 형성하는 단계; 및상기 제2 실리사이드층 상에 상부 전도층을 형성하는 단계를 포함하는반도체 소자의 제조 방법
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제18 항에 있어서,상기 반도체 기판을 제공하는 단계는상기 반도체 기판에 도핑된 웰 영역을 형성하는 단계를 포함하는반도체 소자의 제조 방법
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제18 항에 있어서,상기 반도체 기판과 상기 다공성 실리콘층 사이에 적어도 하나의 하부 컨택층을 형성하는 단계를 더 포함하는반도체 소자의 제조 방법
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제18 항에 있어서,상기 다공성 실리콘층을 형성하는 단계는도펀트로 도핑된 에피택셜 실리콘층을 형성하는 단계를 포함하는반도체 소자의 제조 방법
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제21 항에 있어서,상기 다공성 실리콘층을 형성하는 단계는n형 또는 p형 도펀트를 이용하여, 상기 다공성 실리콘층을 1016/cm3 내지 1020/cm3의 도핑 농도로 도핑하는 단계를 포함하는반도체 소자의 제조 방법
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제18항에 있어서,상기 다공성 실리콘층을 형성하는 단계는10 nm 내지 50 nm의 구멍 크기를 가지며, 상기 다공성 실리콘층의 10 내지 30 부피%의 분율을 가지는 구멍들을 가지는 실리콘층을 형성하는 단계를 포함하는반도체 소자의 제조 방법
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제18 항에 있어서,상기 다공성 실리콘층을 형성하는 단계는상온 내지 200℃의 공정 온도에서 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법으로 진행되는반도체 소자의 제조 방법
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제24 항에 있어서,상기 PECVD 방법은실란 가스(SiH4) 및 수소 가스를 포함하는 반응 가스를 사용하고,기판과 소정 간격 이격하여 배치되는 플라즈마 발생 전극을 사용하는 CCP(Charge Coupled Plasma) 방식을 적용하되, 공정 압력(P)과 거리(d)의 곱이 1 Torr*cm 내지 6 Torr*cm이고, 하기 식 (1)에 의해 정의되는 R이 0
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제18 항에 있어서,상기 금속층을 형성하는 단계는텅스텐, 티타늄, 탄탄륨, 플라티늄, 니켈, 코발트, 및 몰리브덴으로 이루어지는 그룹에서 선택되는 어느 하나의 박막층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법
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제18 항에 있어서,상기 금속층을 열처리하는 단계는250 ℃ 내지 1000℃의 공정 온도에서 진행되는반도체 소자의 제조 방법
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제18 항에 있어서,상기 제1 실리사이드층은 상기 다공성 실리콘층 내부에서 수지상 조직을 가지도록 형성되는반도체 소자의 제조 방법
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