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1
제1 전압 레벨에 대응하는 입력 신호를 수신하고, 제1 문턱 전압 및 제2 문턱 전압을 가지는 검출 신호를 출력하는 히스테리시스 검출기; 및상기 검출 신호를 수신하여, 상기 제1 전압 레벨보다 높은 제2 전압 레벨로 변환하여 출력 신호로 출력하고, 상기 제2 전압 레벨의 피드백 신호를 출력하는 레벨 시프터(level shifter)를 포함하고,상기 히스테리시스 검출기는 상기 레벨 시프터로부터 상기 피드백 신호를 수신하고, 상기 피드백 신호를 기반으로 상기 제1 문턱 전압 및 상기 제2 문턱 전압을 조절하는 수신 회로
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2
제 1 항에 있어서,상기 히스테리시스 검출기는,제1 전원 전압 및 제1 노드에 연결되고, 상기 입력 신호에 응답하는 제1 PMOS 트랜지스터; 상기 제1 노드 및 제2 노드에 연결되고, 상기 입력 신호에 응답하는 제2 PMOS 트랜지스터;상기 제2 노드 및 제3 노드에 연결되고, 상기 입력 신호에 응답하는 제1 NMOS 트랜지스터; 상기 제3 노드 및 접지 노드에 연결되고, 상기 입력 신호에 응답하는 제2 NMOS 트랜지스터; 상기 제1 노드 및 기준 전압에 연결되고, 상기 피드백 신호에 응답하는 제3 PMOS 트랜지스터; 상기 제3 노드 및 상기 기준 전압에 연결되고, 상기 피드백 신호에 응답하는 제3 NMOS 트랜지스터; 및상기 제2 노드의 신호인 상기 검출 신호를 반전하여 반전된 검출 신호를 출력하는 인버터를 포함하는 수신 회로
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| 3 |
3
제 2 항에 있어서, 상기 레벨 시프터는,제2 전원 전압 및 제4 노드에 연결되고, 제5 노드의 신호에 응답하는 제4 PMOS 트랜지스터;상기 제2 전원 전압 및 상기 제5 노드에 연결되고, 상기 제4 노드의 신호에 응답하는 제5 PMOS 트랜지스터;상기 제4 노드 및 상기 접지 노드에 연결되고, 상기 반전된 검출 신호에 응답하는 제4 NMOS 트랜지스터; 및상기 제5 노드 및 상기 접지 노드에 연결되고, 상기 검출 신호에 응답하는 제5 NMOS 트랜지스터를 포함하는 수신 회로
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4
제 3 항에 있어서,상기 피드백 신호는 상기 제4 노드의 신호와 대응하고, 상기 출력 신호는 상기 제5 노드의 신호와 대응하는 수신 회로
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5
제 2 항에 있어서,상기 제1 전압 레벨은 상기 제1 전원 전압의 레벨보다 낮은 수신 회로
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6
제 3 항에 있어서,상기 제2 전압 레벨은 상기 제2 전원 전압의 레벨과 대응하는 수신 회로
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| 7 |
7
제 3 항에 있어서,상기 제1 전원 전압의 레벨은 상기 기준 전압의 레벨 보다 높고, 상기 제2 전원 전압의 레벨은 상기 제1 전원 전압의 레벨보다 높은 수신 회로
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| 8 |
8
제 3 항에 있어서,상기 입력 신호의 상승 에지에서, 상기 입력 신호의 레벨이 상기 제1 문턱 전압 이상에서, 상기 출력 신호는 로직-로우에서 로직-하이로 천이되고,상기 입력 신호의 하강 에지에서, 상기 입력 신호의 레벨이 상기 제2 문턱 전압 미만에서, 상기 출력 신호는 로직-하이에서 로직-로우로 천이되는 수신 회로
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| 9 |
9
제 8 항에 있어서,상기 기준 전압의 레벨이 증가함에 따라, 상기 제1 문턱 전압의 레벨이 증가하고, 상기 제2 문턱 전압의 레벨이 증가하는 수신 회로
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| 10 |
10
제 8 항에 있어서,상기 기준 전압의 레벨이 증가할수록, 상기 제1 문턱 전압의 레벨의 증가 폭이 상기 제2 문턱 전압의 레벨의 증가 폭보다 큰 수신 회로
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11
입력 신호를 수신하고, 제1 문턱 전압 및 제2 문턱 전압을 가지는 검출 신호를 출력하고, 제1 전원 전압 및 기준 전압을 사용하는 히스테리시스 검출기; 및상기 검출 신호를 수신하고, 상기 검출 신호의 전압 레벨을 변환하여 출력 신호로 출력하고, 피드백 신호를 상기 히스테리시스 검출기로 제공하고, 상기 제1 전원 전압 보다 높은 제2 전원 전압을 사용하는 레벨 시프터를 포함하고,상기 히스테리시스 검출기는, 상기 제1 전원 전압 및 제1 노드에 연결되고, 상기 입력 신호에 응답하는 제1 PMOS 트랜지스터; 상기 제1 노드 및 제2 노드에 연결되고, 상기 입력 신호에 응답하는 제2 PMOS 트랜지스터;상기 제2 노드 및 제3 노드에 연결되고, 상기 입력 신호에 응답하는 제1 NMOS 트랜지스터; 상기 제3 노드 및 접지 노드에 연결되고, 상기 입력 신호에 응답하는 제2 NMOS 트랜지스터; 상기 제1 노드 및 상기 기준 전압에 연결되고, 상기 피드백 신호에 응답하는 제3 PMOS 트랜지스터; 상기 제3 노드 및 상기 기준 전압에 연결되고, 상기 피드백 신호에 응답하는 제3 NMOS 트랜지스터; 상기 검출 신호를 수신하고, 상기 검출 신호를 반전시켜 반전된 검출 신호를 출력하는 제1 인버터; 및상기 반전된 검출 신호를 수신하고, 상기 반전된 검출 신호를 반전하여 출력하는 제2 인버터를 포함하고,상기 레벨 시프터는,상기 제2 전원 전압 및 제4 노드에 연결되고, 제5 노드의 신호에 응답하는 제4 PMOS 트랜지스터;상기 제2 전원 전압 및 상기 제5 노드에 연결되고, 상기 제4 노드의 신호에 응답하는 제5 PMOS 트랜지스터;상기 제4 노드 및 상기 접지 노드에 연결되고, 상기 반전된 검출 신호에 응답하는 제4 NMOS 트랜지스터; 및상기 제5 노드 및 상기 접지 노드에 연결되고, 상기 제2 인버터로부터 출력된 신호에 응답하는 제5 NMOS 트랜지스터를 포함하는 수신 회로
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12
제 11 항에 있어서,상기 입력 신호를 수신하고, 상기 입력 신호의 전압 레벨을 기반으로 상기 기준 전압의 레벨을 조절하는 기준 전압 제어기를 더 포함하는 수신 회로
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13
제 11 항에 있어서,상기 입력 신호의 상승 에지에서, 상기 입력 신호의 레벨이 제1 문턱 전압 이상에서, 상기 출력 신호는 로직-로우에서 로직-하이로 천이되고,상기 입력 신호의 하강 에지에서, 상기 입력 신호의 레벨이 제2 문턱 전압 미만에서, 상기 출력 신호는 로직-하이에서 로직-로우로 천이되는 수신 회로
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14
제 11 항에 있어서,상기 히스테리시스 검출기는 상기 기준 전압의 레벨을 기반으로, 상기 제1 문턱 전압의 레벨 및 상기 제2 문턱 전압의 레벨을 조절하는 수신 회로
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15
제 11 항에 있어서,상기 입력 신호는 상기 제1 전원 전압의 레벨 이하이고, 가변적인 전압 레벨을 갖는 수신 회로
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16
제 10 항에 있어서,상기 피드백 신호의 전압 레벨은 상기 제1 전원 전압의 레벨 이상인 수신 회로
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