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순차적으로 연결되어 디스플레이 장치의 게이트 구동을 위한 게이트 신호를 출력하는 복수의 쉬프트 레지스터를 포함하는 게이트 드라이버에 있어서,상기 복수의 쉬프트 레지스터는 순차적으로 연결되는 제1 쉬프트 레지스터 및 제2 쉬프트 레지스터를 포함하고,상기 제2 쉬프트 레지스터는:게이트단 및 드레인단에 상기 제1 쉬프트 레지스터의 출력단에서 출력되는 제1 게이트 신호가 인가되고, 상기 제1 게이트 신호에 따라 작동하는 제1 트랜지스터;상기 제1 트랜지스터의 소스단과 제1 노드 사이에 연결되고, 게이트단이 제2 노드에 연결되는 제1 풀다운 트랜지스터;상기 제1 트랜지스터와 상기 제1 풀다운 트랜지스터 사이의 제3 노드에 게이트단이 연결되고, 드레인단에 클록 신호가 인가되는 제2 트랜지스터;상기 제2 트랜지스터의 소스단과 상기 제1 노드 사이에 연결되고, 게이트단이 상기 제2 노드에 연결되는 제2 풀다운 트랜지스터;상기 제3 노드와 상기 제2 쉬프트 레지스터의 출력단 사이에 연결되는 커패시터;게이트단 및 드레인단에 직류 전압이 입력되고, 소스단이 상기 제2 노드에 연결되는 제3 트랜지스터; 및상기 제2 노드와 상기 제1 노드 사이에 연결되고, 게이트단이 상기 제3 노드에 연결되는 제4 트랜지스터를 포함하는, 게이트 드라이버
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제1항에 있어서,상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제1 풀다운 트랜지스터, 상기 제2 풀다운 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 각각 n형 반도체 박막 트랜지스터로 구성되는, 게이트 드라이버
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제2항에 있어서,상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제1 풀다운 트랜지스터, 상기 제2 풀다운 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 동일 평면 상에 상기 n형 반도체 박막 트랜지스터가 형성되는 코플라나 구조를 가지고,상기 다수의 n형 반도체 박막 트랜지스터의 게이트 전극과 소스 전극 및 드레인 전극은 모두 기판 상의 동일한 평면 상에 형성되고, 상기 게이트 전극을 상기 소스 전극 및 상기 드레인 전극 사이의 채널층과 절연시키는 상기 다수의 n형 반도체 박막 트랜지스터의 게이트 절연막은 상기 게이트 전극과 상기 채널층 상의 동일한 평면 상에 형성되는, 게이트 드라이버
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제2항에 있어서,상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제1 풀다운 트랜지스터, 상기 제2 풀다운 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 각각 i-PUA(ionic-polyurethane acrylate) 물질을 포함하는 이온성 고분자 물질로 이루어지는 게이트 절연막을 구비하는, 게이트 드라이버
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순차적으로 연결되는 제1 쉬프트 레지스터 및 제2 쉬프트 레지스터를 포함하고, 디스플레이 장치의 게이트 구동을 위한 게이트 신호를 출력하는 복수의 쉬프트 레지스터를 포함하는 게이트 드라이버를 제조하는 게이트 드라이버 제조 방법에 있어서,상기 제2 쉬프트 레지스터를 제조하는 단계를 포함하고,상기 제2 쉬프트 레지스터는:게이트단 및 드레인단에 상기 제1 쉬프트 레지스터의 출력단에서 출력되는 제1 게이트 신호가 인가되고, 상기 제1 게이트 신호에 따라 작동하는 제1 트랜지스터;상기 제1 트랜지스터의 소스단과 제1 노드 사이에 연결되고, 게이트단이 제2 노드에 연결되는 제1 풀다운 트랜지스터;상기 제1 트랜지스터와 상기 제1 풀다운 트랜지스터 사이의 제3 노드에 게이트단이 연결되고, 드레인단에 클록 신호가 인가되는 제2 트랜지스터;상기 제2 트랜지스터의 소스단과 상기 제1 노드 사이에 연결되고, 게이트단이 상기 제2 노드에 연결되는 제2 풀다운 트랜지스터;상기 제3 노드와 상기 제2 쉬프트 레지스터의 출력단 사이에 연결되는 커패시터;게이트단 및 드레인단에 직류 전압이 입력되고, 소스단이 상기 제2 노드에 연결되는 제3 트랜지스터; 및상기 제2 노드와 상기 제1 노드 사이에 연결되고, 드레인단이 상기 제3 노드에 연결되는 제4 트랜지스터를 포함하는, 게이트 드라이버 제조 방법
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제5항에 있어서,상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제1 풀다운 트랜지스터, 상기 제2 풀다운 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 각각 n형 반도체 박막 트랜지스터로 구성되는, 게이트 드라이버 제조 방법
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제6항에 있어서,상기 제2 쉬프트 레지스터를 제조하는 단계는:상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제1 풀다운 트랜지스터, 상기 제2 풀다운 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 동일 평면 상에 상기 n형 반도체 박막 트랜지스터가 형성되는 코플라나 구조를 가지도록 상기 제2 쉬프트 레지스터를 제조하고; 그리고상기 다수의 n형 반도체 박막 트랜지스터의 게이트 전극과 소스 전극 및 드레인 전극은 모두 기판 상의 동일한 평면 상에 형성되고, 상기 게이트 전극을 상기 소스 전극 및 상기 드레인 전극 사이의 채널층과 절연시키는 상기 다수의 n형 반도체 박막 트랜지스터의 게이트 절연막은 상기 게이트 전극과 상기 채널층 상의 동일한 평면 상에 형성되도록 상기 제2 쉬프트 레지스터를 제조하는, 게이트 드라이버 제조 방법
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