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기판 상의 SiO2 층 중 적어도 일부를, P well로 형성하는 단계;상기 P well의 제1 영역으로 P+ 이온을 주입하여 p+ 층을 형성하는 단계;상기 p+ 층의 형성 후, 상기 P well의 전체에 SiN 층을 증착한 후 평탄화하는 단계;상기 SiN 층이 증착된 P well의 제2 영역으로 n+ 이온을 주입하여 n+ 층을 형성하는 단계;상기 n+ 층의 형성 후, 상기 P well의 전체에 Oxide 층을 증착한 후 평탄화하는 단계;상기 Oxide 층이 증착된 P well 상으로, 트렌치를 형성하는 단계; 및상기 트렌치에, BPW(Bottom Protection Well) 및 게이트(Gate)를 형성하는 단계를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법
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제1항에 있어서,상기 SiN 층을 증착한 후 평탄화하는 단계는,상기 p+ 층을 형성하는 과정에서 상기 제2 영역에 남겨진 Oxide 층의 상단을 기준으로, 증착된 상기 SiN 층을 평탄화 함으로써, 상기 Oxide 층이 상기 SiN 층에 의해 덮여지지 않게 하는 단계를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법
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제2항에 있어서,상기 n+ 층을 형성하는 단계는,상기 SiN 층이 증착된 P well의 전체에 포토레지스트를 도포하는 단계;상기 제2 영역에 대해, 노광 및 디벨로퍼(developer)로 패터닝을 형성하는 단계; 및상기 패터닝을 따른, HF(불산)을 이용한 습식 에칭으로, 상기 제2 영역의 Oxide 층을 제거하는 단계; 및상기 Oxide 층이 제거된 상기 제2 영역으로, 상기 n+ 이온을 주입하여 상기 n+ 층을 형성한 후, 상기 포토레지스트를 제거하는 단계를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법
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제2항에 있어서,상기 n+ 층을 형성하는 단계는,상기 SiN 층이 증착된 P well의 전체에 Oxide 층과 포토레지스트를 순차적으로 도포하는 단계;상기 제2 영역에 대해, 노광 및 디벨로퍼로 패터닝을 형성하는 단계; 및상기 패터닝을 따른, HF을 이용한 습식 에칭으로, 상기 제2 영역의 Oxide 층을 제거하는 단계; 및상기 Oxide 층이 제거된 상기 제2 영역으로, 상기 n+ 이온주입을 수행하여 상기 n+ 층을 형성한 후, 상기 포토레지스트를 제거하는 단계를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법
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제1항에 있어서,상기 Oxide 층을 증착한 후 평탄화하는 단계는,상기 제1 영역에 형성된 상기 SiN 층의 상단을 기준으로, 증착된 상기 Oxide 층을 평탄화 함으로써, 상기 제2 영역에 대해, 상기 n+ 층 위에 상기 Oxide 층이 남겨지게 하는 단계를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법
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제5항에 있어서,상기 트렌치를 형성하는 단계는,상기 P well의 전체에 포토레지스트를 도포하는 단계;상기 트렌치를 형성할 제1 영역에 대해, 노광 및 디벨로퍼로 패터닝을 형성하는 단계; 및상기 패터닝을 따른, H3PO4(열 인산액)을 이용한 습식 에칭으로 상기 제1 영역의 SiN 층을 제거하여 상기 트렌치를 형성하는 단계를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법
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제5항에 있어서,상기 트렌치를 형성하는 단계는,상기 P well의 전체에 SiN 층과 포토레지스트를 순차적으로 도포하는 단계;상기 트렌치를 형성할 제1 영역에 대해, 노광 및 디벨로퍼로 패터닝을 형성하는 단계; 및상기 패터닝을 따른, H3PO4을 이용한 습식 에칭으로 상기 제1 영역의 SiN 층을 제거하여 상기 트렌치를 형성한 후, 상기 포토레지스트를 제거하는 단계를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법
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기판 상의 SiO2 층 중 적어도 일부를, P well로 형성하는 단계;상기 P well의 제2 영역으로 n+ 이온을 주입하여 n+ 층을 형성하는 단계;상기 n+ 층의 형성 후, 상기 P well의 전체에 제1 SiN 층을 증착한 후 평탄화하는 단계;상기 제1 SiN 층이 증착된 P well의 제1 영역으로 p+ 이온을 주입하여 p+ 층을 형성하는 단계;상기 p+ 층의 형성 후, 상기 P well의 전체에 제2 SiN 층을 증착한 후 평탄화하는 단계;상기 제2 SiN 층이 증착된 P well 상으로, 트렌치를 형성한 후, 상기 포토레지스트를 제거하는 단계; 및상기 트렌치에, BPW 및 게이트를 형성하는 단계를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법
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제8항에 있어서,상기 제1 SiN 층을 증착한 후 평탄화하는 단계는,상기 n+ 층을 형성하는 과정에서 상기 제1 영역에 남겨진 Oxide 층의 상단을 기준으로, 증착된 상기 제1 SiN 층을 평탄화 함으로써, 상기 Oxide 층이 상기 제1 SiN 층에 의해 덮여지지 않게 하는 단계를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법
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제9항에 있어서,상기 p+ 층을 형성하는 단계는,상기 제1 SiN 층이 증착된 P well의 전체에 포토레지스트를 도포하는 단계;상기 제1 영역에 대해, 노광 및 디벨로퍼로 패터닝을 형성하는 단계; 및상기 패터닝을 따른, HF을 이용한 습식 에칭으로, 상기 제1 영역의 Oxide 층을 제거하는 단계; 및상기 Oxide 층이 제거된 상기 제1 영역으로, 상기 p+ 이온을 주입하여 상기 p+ 층을 형성한 후, 상기 포토레지스트를 제거하는 단계를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법
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제8항에 있어서,상기 제2 SiN 층을 증착한 후 평탄화하는 단계는,상기 제2 영역에 형성된 상기 제1 SiN 층의 상단을 기준으로, 증착된 상기 제2 SiN 층을 평탄화 함으로써, 상기 제1 영역에 대해, 상기 p+ 층 위에 상기 제2 SiN 층이 남겨지게 하는 단계를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법
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제11항에 있어서,상기 트렌치를 형성하는 단계는,상기 P well의 전체에 포토레지스트를 도포하는 단계;상기 트렌치를 형성할 제3 영역에 대해, 노광 및 디벨로퍼로 패터닝을 형성하는 단계; 및상기 패터닝을 따른, HF을 이용한 습식 에칭으로 상기 제3 영역에 남겨진 Oxide 층을 제거하여 상기 트렌치를 형성하는 단계를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법
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기판 상의 SiO2 층 중 적어도 일부를, P well로 형성하고, 상기 P well의 제1 영역으로 P+ 이온을 주입하여 p+ 층을 형성하는 형성부; 및상기 p+ 층의 형성 후, 상기 P well의 전체에 SiN 층을 증착한 후 평탄화하는 증착부를 포함하고,상기 형성부는,상기 SiN 층이 증착된 P well의 제2 영역으로 n+ 이온을 주입하여 n+ 층을 형성하고,상기 증착부에 의해, 상기 n+ 층의 형성 후, 상기 P well의 전체에 Oxide 층을 증착한 후 평탄화 함에 따라,상기 Oxide 층이 증착된 P well 상으로, 트렌치를 형성하고, 상기 트렌치에, BPW 및 게이트를 형성하는SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 장치
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제13항에 있어서,상기 증착부는,상기 p+ 층을 형성하는 과정에서 상기 제2 영역에 남겨진 Oxide 층의 상단을 기준으로, 증착된 상기 SiN 층을 평탄화 함으로써, 상기 Oxide 층이 상기 SiN 층에 의해 덮여지지 않게 하는SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 장치
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제13항에 있어서,상기 증착부는,상기 제1 영역에 형성된 상기 SiN 층의 상단을 기준으로, 증착된 상기 Oxide 층을 평탄화 함으로써, 상기 제2 영역에 대해, 상기 n+ 층 위에 상기 Oxide 층이 남겨지게 하는SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 장치
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기판 상의 SiO2 층 중 적어도 일부를, P well로 형성하고, 상기 P well의 제2 영역으로 n+ 이온을 주입하여 n+ 층을 형성하는 형성부; 및상기 n+ 층의 형성 후, 상기 P well의 전체에 제1 SiN 층을 증착한 후 평탄화하는 증착부를 포함하고,상기 형성부는,상기 제1 SiN 층이 증착된 P well의 제1 영역으로 p+ 이온을 주입하여 p+ 층을 형성하고,상기 증착부에 의해, 상기 p+ 층의 형성 후, 상기 P well의 전체에 제2 SiN 층을 증착한 후 평탄화 함에 따라,상기 제2 SiN 층이 증착된 P well 상으로, 트렌치를 형성하고, 상기 트렌치에, BPW 및 게이트를 형성하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 장치
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제1항 내지 제12항 중 어느 한 항의 방법을 실행시키기 위한 프로그램을 기록한 컴퓨터 판독 가능한 기록매체
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