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증착 후 NO 열처리를 적용한 트렌치 게이트형 SiC MOSFET 디바이스 제조 방법

  • 기술번호 : KST2022002915
  • 담당센터 : 부산기술혁신센터
  • 전화번호 : 051-606-6561
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 트렌치 게이트형 SiC MOSFET 디바이스 제조 방법에 관한 것으로서, 본 발명의 트렌치 게이트형 SiC MOSFET 디바이스 제조 방법은, SiC 기판의 소스 영역의 도핑층 보다 더 깊게 식각하여 게이트 트렌치를 형성하는 단계; TEOS 및 O2를 사용하여 게이트 산화막을 형성하는 단계; NO 분위기에서 상기 게이트 산화막의 증착 후의 열처리를 수행하는 단계; 상기 게이트 트렌치 내에 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 기판 상에 층간절연막을 형성하는 단계; 상기 게이트 산화막 및 층간절연막을 패터닝하는 단계; 상기 기판의 에피택셜층의 전면에 형성된 소스 영역을 위한 도핑층의 상면과 상기 층간절연막의 상면을 덮는 소스 전극을 형성하는 단계; 및 상기 기판의 배면에 드레인 전극을 형성하는 단계를 포함한다.
Int. CL H01L 29/66 (2006.01.01) H01L 29/78 (2006.01.01) H01L 29/423 (2006.01.01) H01L 29/51 (2006.01.01) H01L 29/16 (2006.01.01)
CPC H01L 29/66734(2013.01) H01L 29/7813(2013.01) H01L 29/4236(2013.01) H01L 29/51(2013.01) H01L 29/4236(2013.01) H01L 29/1608(2013.01)
출원번호/일자 1020200114525 (2020.09.08)
출원인 한국전기연구원
등록번호/일자
공개번호/일자 10-2022-0032783 (2022.03.15) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 공개
심사진행상태 수리
심판사항
구분 국내출원/신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 N
심사청구항수 7

출원인

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번호 이름 국적 주소
1 한국전기연구원 대한민국 경상남도 창원시 성산구

발명자

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번호 이름 국적 주소
1 문정현 경상남도 김해시 율하*로 **, *
2 강인호 경상남도 진주시 강남로 **,
3 김형우 경상남도 창원시 성산구
4 나문경 경상남도 창원시 성산구
5 방욱 경상남도 창원시 성산구

대리인

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번호 이름 국적 주소
1 특허법인충정 대한민국 서울특별시 강남구 역삼로***,*층(역삼동,성보역삼빌딩)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2020.09.08 수리 (Accepted) 1-1-2020-0950046-44
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.12.17 수리 (Accepted) 4-1-2020-5288766-89
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번호 청구항
1 1
SiC 기판의 소스 영역의 도핑층 보다 더 깊게 식각하여 게이트 트렌치를 형성하는 단계;TEOS 및 O2를 사용하여 게이트 산화막을 증착하는 단계;NO 분위기에서 상기 게이트 산화막의 증착 후의 열처리를 수행하는 단계; 상기 게이트 트렌치 내에 게이트 전극을 형성하는 단계;상기 게이트 전극이 형성된 기판 상에 층간절연막을 형성하는 단계;상기 게이트 산화막 및 층간절연막을 패터닝하는 단계;상기 기판의 에피택셜층의 전면에 형성된 소스 영역을 위한 도핑층의 상면과 상기 층간절연막의 상면을 덮는 소스 전극을 형성하는 단계; 및상기 기판의 배면에 드레인 전극을 형성하는 단계를 포함하는 트렌치 게이트형 SiC MOSFET 디바이스의 제조 방법
2 2
제1항에 있어서,상기 게이트 산화막을 증착하는 단계 전에,상기 게이트 트렌치 영역에서 상기 게이트 산화막 하부에 도핑된 웰을 형성하기 위하여 이온 주입하는 단계를 더 포함하는 트렌치 게이트형 SiC MOSFET 디바이스의 제조 방법
3 3
제1항에 있어서,상기 기판은 4H-SiC 기판인 트렌치 게이트형 SiC MOSFET 디바이스의 제조 방법
4 4
제1항에 있어서,상기 게이트 산화막을 형성하는 단계에서, LPCVD 장비를 이용하여, 상기 게이트 트렌치 측벽과 바닥면을 포함한 트렌치 영역에 TEOS 및 O2를 사용하여 600~800℃에서 50~110 nm 두께로 산화막 SiO2를 형성하는 트렌치 게이트형 SiC MOSFET 디바이스의 제조 방법
5 5
제1항에 있어서,상기 게이트 산화막의 증착 후의 열처리를 수행하는 단계에서, NO 가스를 포함하는 분위기에서 800~1200℃에서 60 ~ 180분 동안 열처리하는 트렌치 게이트형 SiC MOSFET 디바이스의 제조 방법
6 6
제1항에 있어서,상기 NO 분위기에서 상기 게이트 산화막의 증착 후의 열처리에 의해 계면에서의 양전하 발생으로, 상기 게이트 산화막의 유효 산화막 전하 밀도(Qeff)를 양의 값으로 유도하고, 절연파괴전계(EB) 및 전계 효과 이동도(μfe)를 증가시키기 위한 트렌치 게이트형 SiC MOSFET 디바이스의 제조 방법
7 7
제6항에 있어서,상기 유효 산화막 전하 밀도(Qeff)는 2
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 과학기술정보통신부 한국전기연구원 02- ICT 연계 전력기기 기술 개발 고전압, 고전류밀도 SiC기반 차세대 전력소자 개발2