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기판 상에 배치된 GaN층; 상기 GaN층 상에 배치된 AlGaN층; 상기 AlGaN층 상에 배치된 제1 베리어층; 및 상기 제1 배리어층 상에 배치된 제2 베리어층을 포함하되, 상기 GaN층과 상기 AlGaN층 사이의 계면에는 2차원 전자 가스(2DEG)가 형성되고, 상기 제1 베리어층과 상기 제2 베리어층 사이의 계면에는 2차원 정공 가스(2DHG)가 형성된 것을 포함하는 고전자 이동도 트랜지스터
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제1 항에 있어서, 상기 GaN층과 상기 AlGaN층 사이의 계면은, 상기 제1 베리어층 및 제2 베리어층과 중첩되는 제1 영역, 및 중첩되지 않는 제2 영역을 포함하되, 상기 제1 영역에는 2차원 전자 가스(2DEG)가 형성되지 않고, 상기 제2 영역에는 2차원 전자 가스(2DEG)가 형성된 것을 포함하는 고전자 이동도 트랜지스터
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제2 항에 있어서, 상기 제2 베리어층 상에 배치되는 게이트를 더 포함하되, 상기 게이트를 통해 문턱 전압 이상의 전압이 인가되는 경우, 상기 제1 영역에도 2차원 전자 가스(2DEG)가 형성되어, 상기 GaN층과 상기 AlGaN층 사이에 2차원 전자 가스(2DEG)에 의한 채널이 형성되는 것을 포함하는 고전자 이동도 트랜지스터
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제1 항에 있어서, 상기 제1 베리어층 및 상기 제2 베리어층은, p형 반도체 물질을 포함하는 고전자 이동도 트랜지스터
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제4 항에 있어서, 상기 제1 베리어층은 p-AlGaN을 포함하고, 상기 제2 베리어층은 p-GaN을 포함하는 고전자 이동도 트랜지스터
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6
제4 항에 있어서, 상기 제1 및 제2 베리어층은 마그네슘(Mg)을 포함하되, 상기 마그네슘(Mg)의 농도가 증가함에 따라 문턱 전압이 상승되는 것을 포함하는 고전자 이동도 트랜지스터
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7
제1 항에 있어서, 상기 제1 베리어층은 초격자(superlattice) 구조를 갖는 것을 포함하는 고전자 이동도 트랜지스터
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8
제1 항에 있어서, 상기 AlGaN층 상에 배치되는 소스 전극, 및 드레인 전극을 더 포함하되, 상기 소스 전극 및 드레인 전극은 상기 AlGaN층 상에 서로 이격되어 배치되고, 상기 소스 전극 및 드레인 전극 사이에 상기 제1 및 제2 베리어층이 배치되는 것을 포함하는 고전자 이동도 트랜지스터
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9
제1 항에 있어서, 상기 AlGaN층은, 상부면의 일 영역이 함몰된 리세스(recess) 영역을 포함하되, 상기 리세스 영역에 상기 제1 및 제2 베리어층이 배치되는 것을 포함하는 고전자 이동도 트랜지스터
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10
기판 상에 배치된 제1 GaN층; 상기 제1 GaN층 상에 배치되고, 상기 제1 GaN층을 노출하는 리세스 영역이 형성된 제1 AlGaN층; 상기 제1 GaN층 상에, 그리고 상기 리세스 영역 내에 배치된 제2 GaN층; 상기 제2 GaN층 상에, 그리고 상기 리세스 영역 내에 배치된 제2 AlGaN층; 및 상기 제2 AlGaN층 상에, 그리고 상기 리세스 영역 외부에 배치된 베리어층을 포함하되, 상기 제1 GaN층과 상기 제1 AlGaN층 사이의 계면에는 제1 2차원 전자 가스(2DEG)가 형성되고, 상기 제2 GaN층과 상기 제2 AlGaN층 사이의 계면에는 제2 2차원 전자 가스(2DEG)가 형성된 것을 포함하는 고전자 이동도 트랜지스터
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11
제10 항에 있어서, 상기 베리어층 상에 배치되는 게이트를 더 포함하되, 상기 게이트를 통해 문턱 전압 이상의 전압이 인가되는 경우, 상기 제2 2차원 전자 가스의 영역이 증가하여 상기 제1 2차원 전자 가스와 연결됨에 따라, 상기 제1 및 제2 2차원 전자 가스에 의한 채널이 형성되는 것을 포함하는 고전자 이동도 트랜지스터
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12
제10 항에 있어서, 상기 제2 GaN층의 측면 및 상기 제1 AlGaN층 사이의 계면에는 2차원 전자 가스(2DEG)가 형성되지 않는 것을 포함하는 고전자 이동도 트랜지스터
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