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증폭기의 출력 스테이지에서,상기 출력 스테이지는,VDD에 연결된 소스 단자(SP1)와 제1 공통 노드(N1)에 연결된 드레인 단자(DP1)를 포함하는 제1 PMOS 트랜지스터;상기 VDD에 연결된 소스 단자(SP2)와 제2 공통 노드(N2)에 연결된 드레인 단자(DP2)를 포함하는 제2 PMOS 트랜지스터;상기 제2 PMOS 트랜지스터의 게이트 단자(GP2)와 연결되는 게이트 단자(GN1), 상기 제1 공통 노드(N1)에 연결되는 드레인 단자(DN1) 및 접지에 연결되는 소스 단자(SN1)를 포함하는 제1 NMOS 트랜지스터; 및상기 제1 PMOS 트랜지스터의 게이트 단자(GP1)와 연결되는 게이트 단자(GN2), 상기 제2 공통 노드(N2)에 연결되는 드레인 단자(DN2) 및 상기 접지에 연결되는 소스 단자(SN2)를 포함하는 제2 NMOS 트랜지스터를 포함하는 것인 증폭기
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제1항에서,상기 제1 및 제2 NMOS 트랜지스터들의 p-형 바디(p-type body)에는 바디 바이어스(body bias) 전압이 인가되는 것인 증폭기
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제1항에서,상기 제1 및 제2 NMOS 트랜지스터들은, 전류를 싱킹(sinking)하기 위한 역할로 동작하여, 증폭기의 트랜스컨덕턴스(transconductance)의 증가를 유도하는 것인 증폭기
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제1항에서,상기 제1 및 제2 PMOS 트랜지스터와 상기 제1 및 제2 NMOS 트랜지스터는, 55 나노 공정을 통해 제조된 3
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폴디드-캐스코드(folded-cascode) 구조를 갖는 증폭기에서,상기 증폭기는,크로스-커플(cross-coupled) 구조로 연결된 4개의 MOS 트랜지스터들을 포함하는 출력 스테이지; 및상기 4개의 MOS 트랜지스터들 중에서 NMOS 트랜지스터들의 p-형 바디(p-type body)에 제공되는 바디 바이어스(body bias) 전압을 생성하는 바디 바이어스 전압 생성기를 포함하는 증폭기
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제5항에서, 상기 출력 스테이지는,VDD에 연결된 소스 단자(SP1)와 제1 공통 노드(N1)에 연결된 드레인 단자(DP1)를 포함하는 제1 PMOS 트랜지스터;상기 VDD에 연결된 소스 단자(SP2)와 제2 공통 노드(N2)에 연결된 드레인 단자(DP2)를 포함하는 제2 PMOS 트랜지스터;상기 제2 PMOS 트랜지스터의 게이트 단자(GP2)와 연결되는 게이트 단자(GN1), 상기 제1 공통 노드(N1)에 연결되는 드레인 단자(DN1) 및 접지에 연결되는 소스 단자(SN1)를 포함하는 제1 NMOS 트랜지스터; 및상기 제1 PMOS 트랜지스터의 게이트 단자(GP1)와 연결되는 게이트 단자(GN2), 상기 제2 공통 노드(N2)에 연결되는 드레인 단자(DN2) 및 상기 접지에 연결되는 소스 단자(SN2)를 포함하는 제2 NMOS 트랜지스터를 포함하는 것인 증폭기
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제6항에서,상기 제1 및 제2 NMOS 트랜지스터는, 전류를 싱킹(sinking)하기 위한 역할로 동작하여, 증폭기의 트랜스컨덕턴스(transconductance)의 증가를 유도하는 것인 증폭기
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