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데이터 신호(D)와 신호(QI)를 입력받는 노어(NOR) 게이트;상기 노어 게이트의 출력값에 의해 게이트되는 제1 P형 트랜지스터; 및상기 제1 P형트랜지스터와 직렬연결되고, 클럭신호(CK)와 반전 데이터신호(DN)를 입력받아 반전 클럭신호(CKB)를 출력하는 NAND 게이트를 포함하는 상보적 클럭 게이트
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제1항에 있어서, 상기 NAND 게이트는 제1 P형 트랜지스터에 직렬연결되고 클럭신호(CK)에 게이트되는 제2 P형 트랜지스터; 제2 P형 트랜지스터에 직렬연결되고 반전 데이터신호(DN)에 게이트되는 제1 N형 트랜지스터; 제1 N형 트랜지스터에 직렬연결되고 클럭신호(CK)에 게이트되는 제2 N형 트랜지스터; 전원전압을 입력받고 반전 데이터신호(DN)에 게이트되는 제3 P형 트랜지스터를 포함하고, 상기 제3 P형 트랜지스터는 상기 제2 P형 트랜지스터의 드레인과 상기 제1 N형 트랜지스터 드레인에 연결된 제1 노드에 드레인이 연결되며, 상기 제3 P형 트랜지스터의 드레인은 반전 클럭신호(CKB)를 출력하는 것을 특징으로 하는 상보적 클럭 게이트
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데이터 신호(D)를 입력받는 제1 P형 트랜지스터와 직렬연결된 제1 n형 트랜지스터 및 신호 QI를 입력받는 제2 N형 트랜지스를 포함하며, 상기 제1 P형 트랜지스터는 신호 QN을 입력받는 제1 회로부; 전원전압을 입력받고 상기 제1 회로부의 출력값에 의해 게이트되는 제1 P형 트랜지스터; 및상기 제1 P형트랜지스터와 직렬연결되고, 클럭신호(CK)와 반전 데이터신호(DN)를 입력받아 반전 클럭신호(CKB)를 출력하는 NAND 게이트를 포함하고, 상기 신호 QI는 상기 신호 QN의 반전신호인 것인 상보적 클럭 게이트
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제3항에 있어서, 상기 NAND 게이트는 제1 P형 트랜지스터에 직렬연결되고 클럭신호(CK)에 게이트되는 제2 P형 트랜지스터; 제2 P형 트랜지스터에 직렬연결되고 반전 데이터신호(DN)에 게이트되는 제1 N형 트랜지스터; 제1 N형 트랜지스터에 직렬연결되고 클럭신호(CK)에 게이트되는 제2 N형 트랜지스터; 제2 P형 트랜지스터의 드레인과 제1 N형 트랜지스터 드레인에 연결된 제1 노드; 및 전원전압을 입력받고 반전 데이터신호(DN)에 게이트되는 제3 P형 트랜지스터를 포함하고, 상기 제3 P형 트랜지스터는 상기 제2 P형 트랜지스터의 드레인과 상기 제1 N형 트랜지스터 드레인에 연결된 제1 노드에 드레인이 연결되며, 상기 제3 P형 트랜지스터의 드레인은 반전 클럭신호(CKB)를 출력하는 것을 특징으로 하는 상보적 클럭 게이트
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데이터 신호를 수신하여 반전 데이터신호(DN)를 출력하는 제1 회로부;상기 제1 회로부의 반전 데이터신호(DN)를 수신하여 반전 데이터신호의 반전신호인 DI 신호를 출력하는 제2 회로부; 상기 DI 신호 및 클럭 신호를 입력받고, 클럭 신호가 하이일 때 데이터 신호에 종속된 출력신호 QN을 출력하는 제3 회로부; 및상기 제3 회로부의 출력신호 값을 저장하는 제4 회로부를 포함하는 저전력 플립플랍 회로
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제5항에 있어서, 상기 제1 회로부는 전원전압을 입력받고 클럭신호(CK)에 의해 게이트되는 제1 P형 트랜지스터;제1 P형 트랜지스터에 직렬 연결되고 데이터 신호(D)에 의해 게이트되는 제2 P형 트랜지스터;제2 P형 트랜지스터에 직렬 연결되고 데이터 신호(D)에 의해 게이트되는 제1 N형 트랜지스터; 제1 N형 트랜지스터(N11)에 직렬 연결되고 반전 클럭신호(CKB)에 의해 게이트되는 제2 N형 트랜지스터를 포함하고, 상기 제2 P형 트랜지스터의 드레인과 제1 N형 트랜지스터의 드레인은 제1 노드에 연결되어 반전 데이터 신호를 출력하는 것을 특징으로 하는 저전력 플립플랍 회로
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제6항에 있어서, 상기 제2 회로부는, 제1 노드로부터 반전 데이터 신호를 입력받아 신호 DI를 출력하는 제1 인버터; 전원전압을 입력받고 반전 클럭신호(CKB)에 의해 게이트되는 제3 P형 트랜지스터;제3 P형 트랜지스터에 직렬 연결되고 제1 인버터 출력신호(D1)에 의해 게이트되는 제3 N형 트랜지스터; 및제3 N형 트랜지스터에 직렬 연결되고 클럭신호(CK)에 의해 게이트되는 제4 N형 트랜지스터를 포함하고, 상기 제3 P형 트랜지스터의 드레인과 상기 제3 N형 트랜지스터의 드레인은 상기 제1 노드에 연결되는 것을 특징으로 하는 저전력 플립플랍 회로
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8
제7항에 있어서, 상기 제3 회로부는 전원전압을 입력받고 반전 클럭신호(CKB)에 의해 게이트되는 제4 P형 트랜지스터;제4 P형 트랜지스터에 직렬 연결되고 클럭신호(CK)에 의해 게이트되는 제5 N형 트랜지스터; 및제5 N형 트랜지스터에 직렬연결되고 제2 노드에 게이트가 연결된 제6 N형 트랜지스터를 포함하고,상기 제4 P형 트랜지스터의 드레인과 상기 제5 N형 트랜지스터의 드레인은 상기 제2 노드에 연결되는 것을 특징으로 하는 저전력 플립플랍 회로
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9
제8항에 있어서, 상기 제4 회로부는, 제3 노드로부터 출력신호 QN을 입력받아 출력신호 QI를 출력하는 제2 인버터;상기 출력신호 QI에 의해 게이트되는 제5 P형 트랜지스터; 및제5 P형 트랜지스터에 직렬 연결되고 제2 인버터(2)의 출력신호 QI에 의해 게이트되는 제7 N형 트랜지스터를 포함하고, 상기 제5 P형 트랜지스터의 드레인과 상기 제7 N형 트랜지스터의 드레인은 상기 제3 노드에 연결되고, 상기 제5 P형 트랜지스터의 소스는 제1 P형 트랜지스터의 드레인에 연결되고, 제7 N형 트랜지스터의 소스는 제2 N형 트랜지스터의 드레인에 연결되는 것을 특징으로 하는 저전력 플립플랍 회로
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