| 1 |
1
메모리에 저장되는 다차원 데이터의 직접 메모리 접근(DMA)을 수행하기 위한 다차원 DMA 컨트롤러에 있어서:상기 다차원 데이터를 접근하기 위한 마이크로코드 디스크립터, 노멀 디스크립터, 그리고 3차원 블롭 디스크립터를 포함하는 디스크립터;상기 마이크로코드 디스크립터에 포함된 명령어(Instruction)를 실행하는 마이크로코드 컨트롤러; 그리고상기 디스크립터에 저장된 파라미터에 따라 상기 다차원 데이터의 적어도 일부를 자동적으로 전송하는 전송 컨트롤러를 포함하는 다차원 DMA 컨트롤러
|
| 2 |
2
제 1 항에 있어서,상기 마이크로코드 디스크립터는 복수의 커맨드 레지스터들을 포함하고,상기 복수의 커맨드 레지스터들 중 제 1 내지 제 3 커맨드 레지스터에는 명령어가 명령어(Instruction)가 저장되고, 상기 복수의 커맨드 레지스터들 중 제 4 레지스터에는 후속 디스크립터 어드레스가 저장되는 다차원 DMA 컨트롤러
|
| 3 |
3
제 2 항에 있어서,상기 제 3 커맨드 레지스터의 적어도 하나의 비트는 상기 다차원 데이터가 1차원 배열인지 또는 다차원 배열인지를 지시하는 데이터 타입 필드를 포함하는 다차원 DMA 컨트롤러
|
| 4 |
4
제 1 항에 있어서,상기 노멀 디스크립터는 소스 어드레스를 저장하는 제 1 커맨드 레지스터, 목적지 어드레스를 저장하는 제 2 커맨드 레지스터, 그리고 전송 바이트 수를 저장하는 제 3 커맨드 레지스터를 포함하고, 상기 제 3 커맨드 레지스터에는 상기 소스 어드레스의 속성을 정의하는 상수 쓰기(CW) 필드가 포함되는 다차원 DMA 컨트롤러
|
| 5 |
5
제 4 항에 있어서,상수 쓰기(CW) 필드가 논리 '1'인 경우, 상기 제 1 커맨드 레지스터의 상기 소스 어드레스에 대응하는 필드는 상수 데이터를 지시하는 다차원 DMA 컨트롤러
|
| 6 |
6
제 5 항에 있어서,상수 쓰기(CW) 필드가 논리 '1'인 경우, 상기 다차원 DMA 컨트롤러는 읽기 동작없이 상기 전송 바이트 수에 대응하는 상기 상수 데이터(Constant Data)를 상기 메모리의 상기 목적지 어드레스에 기입하는 다차원 DMA 컨트롤러
|
| 7 |
7
제 1 항에 있어서,상기 3차원 블롭 디스크럽터는, 페이로드 데이터를 저장하는 제 1 내지 제 3 커맨드 레지스터, 그리고 후속 디스크립터의 어드레스를 저장하는 제 4 커맨드 레지스터를 포함하고,상기 제 3 커맨드 레지스터에는 상기 페이로드 데이터의 속성을 지시하는 페이로드 타입 필드를 포함하는 다차원 DMA 컨트롤러
|
| 8 |
8
제 7 항에 있어서,상기 페이로드 타입 필드가 제 1 값인 경우, 상기 페이로드 데이터는 상기 메모리 상에서의 3차원 데이터의 규격을 정의하는 다차원 DMA 컨트롤러
|
| 9 |
9
제 7 항에 있어서,상기 페이로드 타입 필드가 제 2 값인 경우, 상기 페이로드 데이터는 상기 메모리 상에서의 3차원 데이터에 포함되는 매크로 블롭의 위치를 정의하는 다차원 DMA 컨트롤러
|
| 10 |
10
제 7 항에 있어서,상기 페이로드 타입 필드가 제 3 값인 경우, 상기 페이로드 데이터는 상기 메모리 상에서의 3차원 데이터에 포함되는 매크로 블롭의 사이즈를 정의하는 다차원 DMA 컨트롤러
|
| 11 |
11
제 7 항에 있어서,상기 페이로드 타입 필드가 제 4 값인 경우, 상기 페이로드 데이터는 이전에 전송된 매크로 블롭과 동일한 규격을 갖는 적어도 하나의 인접한 매크로 블롭을 전송하기 위한 데이터에 대응하는 다차원 DMA 컨트롤러
|
| 12 |
12
제 11 항에 있어서,상기 페이로드 데이터는, 상기 적어도 하나의 인접한 매크로 블롭의 수(Iteration count), 그리고 상기 다차원 데이터 내에서 상기 이전에 전송된 매크로 블롭에 대한 상기 적어도 하나의 인접한 매크로 블롭의 방향 중 적어도 하나를 포함하는 다차원 DMA 컨트롤러
|
| 13 |
13
제 12 항에 있어서,상기 페이로드 데이터는, 상기 적어도 하나의 인접한 매크로 블롭의 어드레스를 다차원 배열 또는 일차원 배열로 변환하도록 설정하는 필드를 포함하는 다차원 DMA 컨트롤러
|
| 14 |
14
제 12 항에 있어서,상기 페이로드 데이터는, 고정된 어드레스를 생성할지 또는 가변되는 어드레스를 생성할지를 지시하는 필드를 포함하는 다차원 DMA 컨트롤러
|
| 15 |
15
제 14 항에 있어서,상기 고정된 어드레스는 상기 디스크립터의 소스 어드레스가 FIFO(First-In-First-Out) 메모리인 경우에 대응하는 다차원 DMA 컨트롤러
|
| 16 |
16
제 1 항에 있어서,상기 마이크로코드 컨트롤러는 32개의 범용 레지스터를 갖고, 31개의 명령어 코드를 갖는 다차원 DMA 컨트롤러
|
| 17 |
17
제 16 항에 있어서,상기 마이크로코드 컨트롤러는, 상기 범용 레지스터 중에서 상기 마이크로코드 컨트롤러의 ALU의 입력으로 사용되는 소스 레지스터(RS), 상기 ALU의 처리 결과를 저장하는 목적지 레지스터(RD)를 포함하는 다차원 DMA 컨트롤러
|
| 18 |
18
중앙 처리 장치;메모리 장치; 그리고상기 중앙 처리 장치의 제어에 따라 상기 메모리 장치에 저장되는 다차원 데이터에 대한 직접 메모리 접근(DMA)을 수행하기 위한 다차원 DMA 컨트롤러를 포함하되,상기 다차원 DMA 컨트롤러는: 상기 다차원 데이터를 접근하기 위한 마이크로코드 디스크립터, 노멀 디스크립터, 그리고 3차원 블롭 디스크립터를 포함하는 디스크립터;상기 마이크로코드 디스크립터에 포함된 명령어(Instrcution)를 실행하는 마이크로코드 컨트롤러; 그리고상기 디스크립터에 저장된 파라미터에 따라 상기 다차원 데이터의 적어도 일부를 자동적으로 전송하는 전송 컨트롤러를 포함하는 컴퓨터 시스템
|
| 19 |
19
제 18 항에 있어서,상기 3차원 블롭 디스크립터는 페이로드 데이터를 저장하는 제 1 내지 제 3 커맨드 레지스터, 그리고 후속 디스크립터의 어드레스를 저장하는 제 4 커맨드 레지스터를 포함하고, 상기 제 3 커맨드 레지스터에는 상기 페이로드 데이터의 속성을 지시하는 페이로드 타입 필드를 포함하는 컴퓨터 시스템
|
