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1
입력 신호를 지연 전달시키는 지연 회로로서,상기 지연 회로는,지연 경로를 제공하는 적어도 하나 이상의 지연부; 및상기 적어도 하나 이상의 지연부와 연결되는 적어도 하나 이상의 논리 소자를 포함하며,상기 논리 회로는 상기 입력 신호의 트랜지션(transition)이 발생하는 경우, 상기 입력 신호를 상기 지연 경로를 재사용하도록 적어도 2회 이상 반복 통과시키는 논리 연산(logical operation)을 수행하는 지연 회로
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2
제 1 항에 있어서,상기 입력 신호를 수신하는 제 1 입력단, 상기 입력 신호를 출력하는 제 1 출력단 및 상기 입력 신호를 반전시켜 출력하는 제 2 출력단을 갖는 제 1 래치 소자;상기 제 1 래치 소자의 상기 제 1 출력단과 연결되어 상기 제 1 래치 소자를 통과한 상기 입력 신호를 수신하는 제 1 입력단과 상기 입력 신호를 출력하는 출력단을 갖는 제 2 래치 소자; 및상기 제 1 래치 소자를 제 1 시점에 인에이블시키는 동안 상기 제 2 래치 소자를 디스에이블시키고, 상기 제 1 시점보다 늦은 제 2 시점에 상기 제 1 래치 소자를 디스에이블시키는 동안 상기 제 2 래치 소자를 인에이블시켜 상기 입력 신호가 상기 적어도 하나 이상의 지연부를 적어도 2회 이상 충돌 없이 통과되도록 제어하는 제어 회로를 포함하는 지연 회로
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3
제 2 항에 있어서,상기 제어 소자는,상기 입력 신호와 상기 제 1 래치 소자의 제 2 출력단으로부터의 반전 입력 신호를 입력으로 0 또는 1를 출력하는 제 1 XOR 소자;상기 제 1 래치 소자의 출력단으로부터 출력되는 입력 신호와 상기 제 2 래치 소자의 출력단으로부터 출력되는 입력 신호를 입력으로 0 또는 1를 출력하는 제 2 XOR 소자; 및상기 제 1 XOR 소자의 출력 신호와 상기 제 2 XOR 소자의 출력 신호를 입력으로 0 또는 1를 출력하여 상기 제 1 래치 소자를 인에이블 또는 디스에이블시키는 NOR 소자를 포함하며,상기 지연부는 상기 제 1 XOR 소자의 출력단과 상기 NOR 소자의 입력단 사이에 배치되며, 상기 제 1 XOR 소자의 출력 신호를 지연시켜 상기 NOR 소자의 입력단과 상기 제 2 래치 소자의 입력단으로 전달하는 지연 회로
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제 3 항에 있어서,상기 제 1 XOR 소자의 입력단과 상기 제 1 래치 소자의 상기 제 2 출력단은 연결되며,상기 제 2 XOR 소자의 제 1 입력단과 상기 제 1 래치 소자의 제 1 출력단과 연결되고, 상기 제 2 XOR 소자의 제 2 입력단과 상기 제 2 래치 소자의 출력단과 연결되고,상기 NOR 소자의 출력단과 상기 제 1 래치 소자의 제 2 입력단과 연결되는 지연 회로
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제 3 항에 있어서,상기 제 1 XOR 소자의 출력단은 상기 NOR 소자의 제 1 입력단 및 상기 제 2 래치 소자의 제 2 입력단과 연결되며,상기 NOR 소자의 제 2 입력단과 제 2 XOR 소자의 출력단이 연결되는 지연 회로
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6
제 1 항에 있어서,상기 지연부는 체인 형태로 적어도 하나의 버퍼 또는 인버터가 직렬 연결되거나 버퍼 또는 인버터 없이 연결되는 지연 회로
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7
제 1 항에 있어서,상기 적어도 하나의 지연부가 m 개인 경우, m 개의 지연부들은 상기 제 1 논리 소자와 동일하되 물리적으로 구분되는 제 2 논리 회로를 통해 서로 전기적으로 연결되어, 상기 입력 신호를 2m, 2m-1,
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8
제 1 비동기 파이프라인 제어기에 의해 제어되는 제 1 타이밍 경로로부터 유입되는 제 1 요청 신호를 기반으로 상기 제 1 타이밍 경로와 적어도 부분적으로 중첩되는 영역을 갖는 제 2 타이밍 경로를 제어하는 제 2 비동기 파이프라인 제어기로서,상기 제 2 비동기 파이프라인 제어기는 상기 제 1 요청 신호가 상기 중첩되는 영역을 적어도 2회 이상 통과되도록 상기 제 2 타이밍 경로를 제공하는 지연 경로 유닛을 포함하는 상기 제 2 비동기 파이프라인 제어기
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9
제 8 항에 있어서,상기 지연 경로 유닛은,상기 제 1 요청 신호를 수신하는 제 1 입력단, 상기 제 1 요청 신호에 응답하여 제 2 확인 신호를 출력하는 제 1 출력단 및 상기 제 2 확인 신호를 반전시켜 출력하는 제 2 출력단을 갖는 제 1 래치 소자;상기 제 1 래치 소자의 제 1 출력단과 연결된 제 1 입력단과 제 3 확인 신호에 응답하여 제 2 요청 신호를 출력하는 출력단을 갖는 제 2 래치 소자; 및상기 제 1 래치 소자를 제 1 시점에 동작시키는 동안 상기 제 2 래치 소자를 비동작시키고, 상기 제 1 시점보다 늦은 제 2 시점에 상기 제 1 래치 소자를 비동작시키는 동안 상기 제 2 래치 소자를 동작시켜 상기 제 2 요청 신호를 제 3 비동기 파이프라인 제어기로 출력시키도록 제어하는 논리 회로를 포함하는 제 2 비동기 파이프라인 제어기
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10
제 9 항에 있어서,상기 논리 소자는,상기 제 1 요청 신호와 상기 반전된 제 2 확인 신호를 입력으로 0 또는 1를 출력하는 제 1 XOR 소자;상기 제 2 확인 신호 및 상기 제 3 비동기 파이프라인 제어기로부터 피드백되는 제 3 확인 신호를 입력으로 0 또는 1를 출력하는 제 2 XOR 소자;상기 제 1 XOR 소자의 출력 신호와 상기 제 2 XOR 소자의 출력 신호를 입력으로 0 또는 1를 출력하여 상기 제 1 래치 소자를 동작 또는 비동작시키는 NOR 소자; 및상기 제 1 XOR 소자의 출력단과 상기 NOR 소자의 입력단 사이에 배치되며 상기 제 1 XOR 소자의 출력 신호를 지연시켜 상기 NOR 소자의 입력단으로 제공하는 공유 지연 회로를 포함하는 제 2 비동기 파이프라인 제어기
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11
제 10 항에 있어서,상기 공유 지연 회로는, 체인 형태로 적어도 하나의 버퍼 또는 인버터가 직렬 연결되거나 버퍼 또는 인버터 없이 연결되는 제 2 비동기 파이프라인 제어기
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12
제 10 항에 있어서,상기 제 1 XOR 소자의 입력단과 상기 제 1 래치 소자의 제 2 출력단은 연결되고,상기 제 2 XOR 소자의 제 1 입력단과 제 3 타이밍 경로와 연결되고, 상기 제 2 XOR 소자의 제 2 입력단과 상기 제 1 래치 소자의 제 1 출력단과 연결되며,상기 NOR 소자의 출력단과 상기 제 1 래치 소자의 제 2 입력단과 연결되는 제 2 비동기 파이프라인 제어기
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13
제 10 항에 있어서,상기 제 1 XOR 소자의 출력단은 상기 NOR 소자의 제 1 입력단 및 상기 제 2 래치 소자의 제 2 입력단과 연결되며,상기 NOR 소자의 제 2 입력단과 제 2 XOR 소자의 출력단이 연결되는 제 2 비동기 파이프라인 제어기
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14
제 9 항에 있어서,상기 제 2 래치 소자의 출력단과 연결되는 비공유 지연 회로를 더 포함하며,상기 비공유 지연 회로는, 체인 형태로 적어도 하나의 버퍼 또는 인버터가 직렬 연결되거나 버퍼 또는 인버터 없이 연결되는 제 2 비동기 파이프라인 제어기
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15
제 10 항 및 제 11 항에 있어서,상기 제 2 타이밍 경로의 지연은 상기 공유 지연 회로와 상기 비공유 지연 회로의 버퍼 또는 인버터 수에 조절되는 제 2 비동기 파이프라인 제어기
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제 9 항에 있어서,상기 제 1 요청 신호의 도착과 상기 제 1 래치 소자의 닫힘 사이의 시간 간격은 상기 제 3 타이밍 경로로부터 제공되는 제 3 확인 신호에 의해 상기 제 1 래치 소자가 동작되는 시간 간격보다 작거나 같은 제 2 비동기 파이프라인 제어기
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제 9 항에 있어서,상기 제 1 요청 신호의 도착과 상기 제 1 래치 소자의 닫힘 사이의 시간 간격은 상기 제 1 타이밍 경로로부터 제공되는 제 1 요청 신호들 사이의 간격보다 작거나 같은 제 2 비동기 파이프라인 제어기
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제 10 항에 있어서,상기 중첩되는 영역은 상기 제 1 XOR 소자 및 상기 공유 지연 회로를 포함하는 제 2 비동기 파이프라인 제어기
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제 8 항에 있어서,상기 지연 경로 유닛이 m 개의 지연 회로를 포함하는 경우, m 개의 지연 회로들은 서로 전기적으로 연결되어, 상기 제 1 요청 신호를 각각 2m, 2m-1,
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20
제 1 비동기 파이프라인 제어기에 의해 제어되는 제 1 타이밍 경로와 적어도 부분적으로 중첩되는 제 1 영역을 갖는 제 2 타이밍 경로를 제어하며, 상기 제 1 타이밍 경로와 연결된 제 1 래치 소자, 상기 제 1 래치 소자와 연결된 제 2 래치 소자 및 상기 제 1 래치 소자와 제 2 래치 소자를 제어하는 논리 소자로 구성된 제 2 비동기 파이프라인 제어기의 제어 방법에 있어서,상기 제 1 타이밍 경로를 통해 제 1 요청 신호를 수신하는 단계;상기 제 1 요청 신호에 응답하여 상기 제 1 래치 소자를 인에이블 상태로 천이시키는 단계; 상기 인에이블 상태의 상기 제 1 래치 소자의 반전 출력 신호에 응답하여, 상기 제 1 래치 소자를 상기 인에이블 상태에서 디스에이블 상태로 천이시키고 상기 제 2 래치 소자를 인에이블 상태로 천이시키는 단계; 및상기 제 2 래치 소자를 통해 제 2 요청 신호를 출력하는 단계를 포함하는 제 2 비동기 파이프라인 제어기의 제어 방법
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제 20 항에 있어서,상기 제 2 타이밍 경로와 적어도 부분적으로 중첩되는 제 2 영역을 포함하는 제 3 비동기 파이프라인 제어기에 의해 제어되는 제 3 타이밍 경로로부터 제 3 확인 신호를 수신하는 단계를 더 포함하는 제 2 비동기 파이프라인 제어기의 제어 방법
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제 20 항에 있어서,상기 논리 소자가 상기 제 1 래치 소자의 제 2 출력단과 연결된 제 1 XOR 소자, 상기 제 1 래치 소자의 제 1 출력단과 연결된 제 2 XOR 소자, 상기 제 1 XOR 소자와 상기 제 2 XOR 소자의 출력단과 연결되며 상기 제 1 래치 소자의 입력단과 연결된 NOR 소자 및 상기 제 1 XOR 소자의 출력단과 NOR 소자의 입력단 사이에 배치되는 공유 지연 회로로 구성될 때, 상기 제 1 요청 신호에 응답하여 상기 제 1 래치 소자를 인에이블 상태로 천이시키는 단계는,상기 제 1 요청 신호와 상기 제 1 래치 소자의 제 1 출력단으로부터의 반전 신호에 기반하여 상기 제 1 XOR 소자를 제 1 활성화시키는 단계;상기 제 1 래치 소자의 출력 신호와 제 3 타이밍 경로로부터 전달되는 제 3 확인 신호에 기반하여 상기 제 2 XOR 소자를 제 1 활성화시키는 단계;상기 제 1 XOR 소자와 상기 제 2 XOR 소자의 출력 신호에 기반하여 NOR 소자를 제 1 활성화시키는 단계; 및상기 NOR 소자의 출력 신호에 의해 상기 제 1 래치 소자를 인에이블시키는 단계를 포함하는 제 2 비동기 파이프라인 제어기의 제어 방법
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제 20 항에 있어서,상기 인에이블 상태의 상기 제 1 래치 소자의 반전 출력 신호에 응답하여, 상기 제 1 래치 소자를 상기 인에이블 상태에서 디스에이블 상태로 천이시키고 상기 제 2 래치 소자를 인에이블 상태로 천이시키는 단계는,상기 인에이블 상태의 상기 제 1 래치 소자의 반전 출력 신호와 상기 제 1 요청 신호에 기반하여 상기 제 1 XOR 소자를 제 2 활성화시키는 단계; 및상기 제 1 XOR 소자의 출력 신호에 의해 상기 제 2 래치 소자를 인에이블시키는 단계를 포함하는 제 2 비동기 파이프라인 제어기의 제어 방법
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제 23 항에 있어서,상기 제 1 래치 소자의 출력 신호와 제 3 타이밍 경로로부터 전달되는 제 3 확인 신호에 기반하여 상기 제 2 XOR 소자를 제 2 활성화시키는 단계;상기 제 1 XOR 소자와 상기 제 2 XOR 소자의 출력 신호에 기반하여 NOR 소자를 제 2 활성화시키는 단계; 및상기 NOR 소자의 출력 신호에 의해 상기 제 1 래치 소자를 디스에이블시키는 단계를 더 포함하는 제 2 비동기 파이프라인 제어기의 제어 방법
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제 23 항에 있어서,상기 제 1 XOR 소자의 출력 신호는 상기 공유 지연 회로를 통해 상기 NOR 소자의 입력단 및 상기 제 2 래치 소자의 입력단으로 지연 전달되는 제 2 비동기 파이프라인 제어기의 제어 방법
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제 23 항에 있어서,상기 제 2 요청 신호에 대응하는 제 2 확인 신호는 상기 제 1 요청 신호의 유효하지 않은 전달을 방지하도록 상기 제 2 래치 소자(D2)로 제공되는 인에이블 신호가 하강하기 전에 도착되지 않거나, 상기 제 2 확인 신호는 상기 제 2 래치 소자(D2)로 제공되는 인에이블 신호가 상승하기 전에 상기 제 2 래치 소자(D2)에 도착하는 제 2 비동기 파이프라인 제어기의 제어 방법
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n 개의 파이프라인 단계(pipeline stage)로 구성된 비동기 파이프라인 회로서,각각의 파이프라인 단계(pipeline stage)는 데이터경로를 제공하는 데이터 래치; 및상기 데이터 래치를 동작 또는 비동작시키는 청구항 제 8 항의 비동기 파이프라인 제어기를 포함하는 비동기 파이프라인 회로
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