| 1 |
1
수신 신호를 클럭에 따라 하프-레이트로 변환하여, 클럭 위상별 제1 및 제2 비교데이터를 제공하는 표본 및 보존회로;상기 수신 신호의 입력데이터와 상기 제1 및 제2 비교데이터를 각각 비교하고, 각 비교 결과에 기초하여 제1 및 제2 판정 차동 신호를 출력하는 한쌍의 제1 및 제2 비교기; 및상기 제1 및 제2 판정 차동 신호에 기초하여, 반대 위상의 디지털 출력신호를 현재 위상의 디지털 출력신호로 전환하여 출력하는 한쌍의 제1 및 제2 디코더를 포함하는, 싱글 엔디드 수신기
|
| 2 |
2
제1항에 있어서, 상기 한쌍의 비교기는 상기 제1 및 제2 비교데이터와 상기 입력데이터에 기초하여, 상기 제1 및 제2 판정 차동 신호에 대한 출력 차단 여부를 결정하는, 싱글 엔디드 수신기
|
| 3 |
3
제2항에 있어서, 상기 제1 비교기는 상기 제1 비교데이터와 상기 입력데이터가 서로 동일한 레벨인 경우, 상기 제1 판정 차동 신호를 출력하지 않는, 싱글 엔디드 수신기
|
| 4 |
4
제2항에 있어서, 상기 제2 비교기는 상기 제2 비교데이터와 상기 입력데이터가 서로 동일한 레벨인 경우, 상기 제2 판정 차동 신호를 출력하지 않는, 싱글 엔디드 수신기
|
| 5 |
5
제1항에 있어서, 상기 표본 및 보존회로는 상기 제1 비교데이터를 생성하기 위한 제1 스위치;상기 제1 비교데이터를 제공하기 위한 제1 커패시터;상기 제2 비교데이터를 생성하기 위한 제2 스위치; 및상기 제2 비교데이터를 제공하기 위한 제2 커패시터를 포함하는, 싱글 엔디드 수신기
|
| 6 |
6
제1항에 있어서, 상기 제1 비교기는 홀수 클럭을 게이트 측으로 입력받는 제1 내지 제3 클럭 트랜지스터;상기 입력데이터를 게이트 측으로 입력받는 제1 입력 트랜지스터;상기 제1 비교데이터를 게이트 측으로 입력받는 제2 입력 트랜지스터; 및상기 입력데이터를 게이트 측으로 입력받아 상기 제1 판정 차동 신호를 단락시키는 출력단락 트랜지스터를 포함하는, 싱글 엔디드 수신기
|
| 7 |
7
제1항에 있어서, 상기 제2 비교기는 짝수 클럭을 게이트 측으로 입력받는 제1 내지 제3 클럭 트랜지스터;상기 입력데이터를 게이트 측으로 입력받는 제1 입력 트랜지스터;상기 제2 비교데이터를 게이트 측으로 입력받는 제2 입력 트랜지스터; 및상기 입력데이터를 게이트 측으로 입력받아 상기 제2 판정 차동 신호를 단락시키는 출력단락 트랜지스터를 포함하는, 싱글 엔디드 수신기
|
| 8 |
8
제6항 및 제7항 중 어느 한 항에 있어서, 상기 제1 및 제2 클럭 트랜지스터는 PMOS 트랜지스터이고, 상기 제3 클럭 트랜지스터, 상기 제1 및 제2 입력 트랜지스터 및 상기 출력단락 트랜지스터는 NMOS 트랜지스터인, 싱글 엔디드 수신기
|
| 9 |
9
제1항에 있어서, 상기 제1 디코더는 상기 제1 판정 차동 신호를 입력받아 저장하는 제1 SR 래치;상기 제1 판정 차동 신호에 기초하여, 하이 신호와 로우 신호 중 어느 하나를 출력하는 제1 낸드 게이트;상기 제1 낸드 게이트를 통해 출력받는 상기 로우 신호에 기초하여, 제1 비트 선택 신호를 생성하는 제1 플립플롭; 및상기 제1 비트 선택 신호에 응답하여, 상기 제2 디지털 출력신호를 상기 제1 디지털 출력신호로 교차 전환시켜 출력하는 제1 멀티플렉서를 포함하는, 싱글 엔디드 수신기
|
| 10 |
10
제9항에 있어서, 상기 제1 멀티플렉서는 TSPC D Flip-Flop으로부터 변형된 상승 엣지 트리거 2:1 멀티플렉서인, 싱글 엔디드 수신기
|
| 11 |
11
제1항에 있어서,상기 제2 디코더는 상기 제1 판정 차동 신호를 입력받아 저장하는 제2 SR 래치;상기 제2 판정 차동 신호에 기초하여, 하이 신호와 로우 신호 중 어느 하나를 출력하는 제2 낸드 게이트;상기 제2 낸드 게이트를 통해 출력받는 상기 로우 신호에 기초하여, 제2 비트 선택 신호를 생성하는 제2 플립플롭; 및상기 제2 비트 선택 신호에 응답하여, 상기 제1 디지털 출력신호를 상기 제2 디지털 출력신호로 교차 전환시켜 출력하는 제2 멀티플렉서를 포함하는, 싱글 엔디드 수신기
|
| 12 |
12
제11항에 있어서, 상기 제2 멀티플렉서는 TSPC D Flip-Flop으로부터 변형된 상승 엣지 트리거 2:1 멀티플렉서인, 싱글 엔디드 수신기
|
| 13 |
13
제1항에 있어서, 상기 입력데이터와 상기 제1 및 제2 비교데이터 중 어느 하나 간의 동일 여부에 기초하여, 판정 궤환 동작을 수행하는 판정 궤환 등화기; 및상기 수신 신호를 보상하기 위한 판정 궤환 가중치를 상기 판정 궤환 등화기로부터 피드백받고, 상기 수신 신호에 합산하는 합산기를 더 포함하는, 싱글 엔디드 수신기
|
| 14 |
14
제9항에 있어서, 상기 판정 궤환 등화기는 상기 제1 및 제2 판정 차동 신호에 기초하여, 상기 한쌍의 비교기에 대한 출력 차단 여부를 나타내는 래치 신호를 생성하는 래치신호 생성회로;상기 래치 신호에 기초하여, 게이트 스위칭 신호를 출력하는 래치 회로;상기 판정 궤환 가중치를 제공하는 보상 회로; 및 상기 게이트 스위칭 신호에 기초하여, 상기 판정 궤환 가중치를 상기 합산기에 피드백시키는 합산기 트랜지스터를 포함하는, 싱글 엔디드 수신기
|
| 15 |
15
제12항에 있어서, 상기 래치 회로는 상기 래치 신호를 반전시키는 제1 인버터; 및상기 제1 인버터의 출력을 입력으로 피드백 반전시키는 제2 인버터를 포함하고, 상기 제1 및 제2 인버터는 서로 다른 크기로 형성되는, 싱글 엔디드 수신기
|
| 16 |
16
싱글 엔디드 수신기의 동작 방법으로서,표본 및 보존회로가 수신 신호를 클럭에 따라 하프-레이트로 변환하여 클럭 위상별 제1 및 제2 비교데이터를 제공하는 단계;한쌍의 제1 및 제2 비교기가 상기 수신 신호의 입력데이터와 상기 제1 및 제2 비교데이터를 비교하고, 각 비교 결과에 기초하여 제1 및 제2 판정 차동 신호를 출력하는 단계; 및한쌍의 제1 및 제2 디코더가 상기 제1 및 제2 판정 차동 신호에 기초하여, 반대 위상의 디지털 출력신호를 현재 위상의 디지털 출력신호로 교차 전환시켜 출력하는 단계를 포함하는, 싱글 엔디드 수신기의 동작 방법
|
| 17 |
17
제16항에 있어서, 상기 제1 및 제2 판정 차동 신호를 출력하는 단계는 상기 한쌍의 비교기가 상기 제1 및 제2 비교데이터와 상기 입력데이터 간의 레벨 차이에 기초하여, 상기 제1 및 제2 판정 차동 신호에 대한 출력 차단 여부를 결정하는 단계를 포함하는, 싱글 엔디드 수신기의 동작 방법
|
| 18 |
18
제16항에 있어서,상기 교차 전환시켜 출력하는 단계는, 제1 SR 래치가 상기 제1 판정 차동 신호를 입력받아 저장하는 단계;제1 낸드 게이트가 상기 제1 판정 차동 신호에 기초하여, 하이 신호와 로우 신호 중 어느 하나를 출력하는 단계;제1 플립플롭이 상기 제1 낸드 게이트를 통해 출력받는 상기 로우 신호에 기초하여, 제1 비트 선택 신호를 생성하는 단계; 및제1 멀티플렉서가 상기 제1 비트 선택 신호에 응답하여, 상기 제2 디지털 출력신호를 상기 제1 디지털 출력신호로 교차 전환시키는 단계를 포함하는, 싱글 엔디드 수신기의 동작 방법
|
| 19 |
19
제16항에 있어서, 상기 현재 위상의 디지털 출력신호로 교차 전환시키는 단계는, 제2 SR 래치가 상기 제2 판정 차동 신호를 입력받아 저장하는 단계;제2 낸드 게이트가 상기 제2 판정 차동 신호에 기초하여, 하이 신호와 로우 신호 중 어느 하나를 출력하는 단계;제2 플립플롭이 상기 제2 낸드 게이트를 통해 출력받는 상기 로우 신호에 기초하여, 제2 비트 선택 신호를 생성하는 단계; 및제2 멀티플렉서가 상기 제2 비트 선택 신호에 응답하여, 상기 제1 디지털 출력신호를 상기 제2 디지털 출력신호로 교차 전환시키는 단계를 포함하는, 싱글 엔디드 수신기의 동작 방법
|
| 20 |
20
제16항에 있어서, 판정 궤환 등화기가 상기 입력데이터와 상기 제1 및 제2 비교데이터 중 어느 하나 간의 동일 여부에 기초하여, 판정 궤환 동작을 수행하는 단계; 및합산기가 상기 판정 궤환 동작에 따라 상기 판정 궤환 등화기로부터 피드백받는 판정 궤환 가중치를 상기 수신 신호에 합산하는 단계를 포함하고, 상기 판정 궤환 등화기는 상기 판정 궤환 가중치가 상기 합산기에 피드백되지 않는 특정 UI에서, 상기 판정 궤환 동작을 정상적으로 수행할 수 있는, 싱글 엔디드 수신기의 동작 방법
|
