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각각 NVM(Non-Volatile Memory)에 저장된 데이터를 기반으로, 딥러닝 연산에 필요한 기본 단위 연산을 수행하는 복수개의 NVM AI 코어들;상기 기본 단위 연산의 결과들 중 적어도 일부를 저장하는 SRAM; 및상기 기본 단위 연산의 결과들을 누적(accumulation) 연산하는 AI 코어를 포함하는, 인공지능 프로세서
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청구항 1에 있어서,상기 AI 코어는상기 기본 단위 연산의 결과들을 누적하여 확장된 비트(expanded bit) 연산 결과를 생성하는, 인공지능 프로세서
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청구항 2에 있어서,상기 기본 단위 연산은 4비트 MAC(Multiply and Accumulation) 연산이고, 상기 확장된 비트 연산 결과는 8비트에 상응하는, 인공지능 프로세서
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청구항 2에 있어서,상기 NVM AI 코어들 및 상기 AI 코어 중 일부는상기 딥러닝 연산에 필요한 비트-폭(bit-width)에 따라 파워-게이팅(power-gating)되는, 인공지능 프로세서
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청구항 4에 있어서,상기 딥러닝 연산에 필요한 비트-폭은 상기 딥러닝 연산에 상응하는 레이어별로 결정되는, 인공지능 프로세서
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청구항 1에 있어서,DRAM에 저장된 AI 데이터를 기반으로 상기 기본 단위 연산에 필요한 웨이트(weight)들을 상기 NVM으로 제공하는 AI DRAM 컨트롤러를 더 포함하는, 인공지능 프로세서
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청구항 6에 있어서,상기 AI DRAM 컨트롤러는상기 DRAM에서 상기 기본 단위 연산에 필요한 피처(feature)들을 리드(read)해서 상기 SRAM에 저장하는, 인공지능 프로세서
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청구항 7에 있어서,상기 AI DRAM 컨트롤러는0이 아닌 웨이트만을 상기 NVM에 저장하는, 인공지능 프로세서
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청구항 8에 있어서,상기 AI DRAM 컨트롤러는상기 DRAM으로부터 0이 아닌 웨이트와 곱해지는 피처만을 리드(read)하는, 인공지능 프로세서
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청구항 9에 있어서,상기 AI DRAM 컨트롤러는상기 DRAM으로부터의 데이터 리드 및 상기 DRAM으로의 데이터 라이트를 위한 제어를 수행하는 DMA(Direct Memory Access);상기 DMA로 0이 아닌 웨이트 정보를 제공하는 스파스 웨이트 유닛(sparse weight unit); 및상기 DMA의 제어에 기반하여 상기 DRAM으로 데이터를 쓰거나 상기 DRAM으로부터 데이터를 리드하는 DRAM 프로토콜 컨버터를 포함하는, 인공지능 프로세서
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청구항 1에 있어서,상기 NVM AI 코어들은 각각 NVM 어레이; 및상기 NVM 어레이로부터 리드된 데이터에 기반한 MAC 연산을 수행하기 위한 MAC 연산기(MAC operator)를 포함하는, 인공지능 프로세서
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복수개의 NVM(Non-Volatile Memory) AI 코어들 각각이, NVM에 저장된 데이터를 기반으로 딥러닝 연산에 필요한 기본 단위 연산을 수행하는 단계;상기 기본 단위 연산의 결과들 중 적어도 일부를 SRAM에 저장하는 단계;AI 코어가, 상기 기본 단위 연산의 결과들을 누적(accumulation) 연산하는 단계; 및상기 누적 연산의 결과를 상기 SRAM에 저장하는 단계를 포함하는, 딥러닝 연산 처리 방법
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청구항 12에 있어서,상기 AI 코어는상기 기본 단위 연산의 결과들을 누적하여 확장된 비트(expanded bit) 연산 결과를 생성하는, 딥러닝 연산 처리 방법
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청구항 13에 있어서,상기 기본 단위 연산은 4비트 MAC(Multiply and Accumulation) 연산이고, 상기 확장된 비트 연산 결과는 8비트에 상응하는, 딥러닝 연산 처리 방법
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청구항 13에 있어서,상기 NVM AI 코어들 및 상기 AI 코어 중 일부는상기 딥러닝 연산에 필요한 비트-폭(bit-width)에 따라 파워-게이팅(power-gating)되는, 딥러닝 연산 처리 방법
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청구항 15에 있어서,상기 딥러닝 연산에 필요한 비트-폭은 상기 딥러닝 연산에 상응하는 레이어별로 결정되는, 딥러닝 연산 처리 방법
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청구항 12에 있어서,상기 SRAM은상기 기본 단위 연산에 필요한 피처(feature)들을 저장하는, 딥러닝 연산 처리 방법
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청구항 17에 있어서,상기 NVM은 0이 아닌 웨이트만을 저장하는, 딥러닝 연산 처리 방법
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