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반도체 기판 상에 형성된 소스 영역;상기 소스 영역과 일정 거리 이격되어 형성된 드레인 영역;상기 소스 영역과 드레인 영역 사이의 상기 반도체 기판 상에 형성된 채널 영역;상기 채널 영역 및 상기 소스 영역 일부와 중첩되도록 형성되며, 상기 채널 영역과 일부 중첩되는 트랩층을 포함하는 유전체층; 및상기 유전체층 상에 형성된 게이트를 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터
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제1항에 있어서, 상기 트랩층의 일측은상기 소스 영역과 상기 채널 영역 간의 경계면에 위치된 것을 특징으로 하는 터널링 전계효과 트랜지스터
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제1항에 있어서, 상기 트랩층은상기 소스 영역과 상기 채널 영역의 경계면으로부터 상기 드레인 영역과 상기 채널 영역의 경계면까지 연장되어 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터
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제1항에 있어서, 상기 트랩층의 두께는 상기 유전체층의 두께와 동일하거나 상기 유전체층의 두께보다 낮게 형성되는 것을 특징으로 하는 터널링 전계효과 트랜지스터
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제1항에 있어서, 상기 유전체층은실리콘 산화막(SiO2), 실리콘 옥시나이트라이드(SiON), 스트론튬 산화막(SrO), 알루미늄 산화막(A12O3), 마그네슘 산화막(MgO), 스칸듐 산화막(Sc2O3), 가돌리늄 산화막(Gd2O3), 이트륨 산화막(Y2O3), 사마륨 산화막(Sm2O3), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 티타늄 산화막(TiO2), 탄탈 산화막(Ta2O5), 바륨 산화막(BaO) 및 비스무스 산화막(Bi2O3) 중 선택된 어느 하나의 단일막 또는 2개 이상의 복수로 적층된 복합막 중 어느 하나를 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터
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제1항에 있어서, 상기 소스 영역은상기 게이트의 일 측면으로부터 상기 게이트의 하부까지 연장되어 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터
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제1항에 있어서, 상기 드레인 영역은상기 게이트의 타 측면에 형성되고, 상기 소스 영역과 다른 타입의 불순물로 도핑된 것을 특징으로 하는 터널링 전계효과 트랜지스터
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제1항에 있어서, 상기 반도체 기판 상에 상기 게이트와 중첩되는 상기 소스 영역 및 채널 영역에 접하여 형성된 에피 채널층을 더 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터
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제8항에 있어서, 상기 에피 채널층은실리콘(Si), 게르마늄(Ge) 및 이들의 조합 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터
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반도체 기판 내에 소스 영역, 드레인 영역 및 채널 영역을 형성하는 단계; 및상기 반도체 기판 상부에 상기 소스 영역의 일부 및 상기 채널 영역에 중첩되는 유전체층을 형성하는 단계;상기 유전체층 패턴 표면에 대해 틸트 임플란트(Tilted Implant) 공정을 수행하여 상기 유전체층 내에 상기 채널 영역과 일부 중첩되는 트랩층을 형성하는 단계; 및상기 유전체층 및 트랩층 상부에 게이트 물질층을 형성하는 단계를 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법
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제10항에 있어서, 상기 유전체층 패턴은실리콘 산화막(SiO2), 실리콘 옥시나이트라이드(SiON) 및 스트론튬 산화막(SrO), 알루미늄 산화막(A12O3), 마그네슘 산화막(MgO), 스칸듐 산화막(Sc2O3), 가돌리늄 산화막(Gd2O3), 이트륨 산화막(Y2O3), 사마륨 산화막(Sm2O3), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 티타늄 산화막(TiO2), 탄탈 산화막(Ta2O5), 바륨 산화막(BaO) 및 비스무스 산화막(Bi2O3) 중 선택된 어느 하나의 단일막 또는 2개 이상의 복수로 적층된 복합막 중 어느 하나를 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법
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제10항에 있어서, 상기 트랩층은 상기 소스 영역과 상기 채널 영역 간의 경계면으로부터 상기 채널 영역을 따라 연장된 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법
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제10항에 있어서, 상기 유전체층을 형성하는 단계는상기 반도체 기판 상부에 더미 게이트 물질층을 형성하는 단계;상기 더미 게이트 물질층을 식각하여 더미 게이트 패턴을 형성하는 단계;상기 더미 게이트 패턴을 포함하는 전체 상부에 절연막을 형성하는 단계;평탄화 공정으로 상기 절연막을 식각하여 상기 더미 게이트 패턴 상부를 노출시키는 절연막 패턴을 형성하는 단계;상기 더미 게이트 패턴을 제거한 후 상기 절연막 패턴 사이의 상기 반도체 기판 상에 유전체 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법
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제13항에 있어서, 상기 더미 게이트 물질층을 형성하는 단계 이전에 상기 반도체 기판 상에 에피 채널층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법
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제14항에 있어서, 상기 에피 채널층은실리콘(Si), 게르마늄(Ge) 및 이들의 조합 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법
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