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1
제 1 해상도를 가지며 클록 신호의 듀티비를 탐지하는 제 1 듀티 사이클 탐지 회로;상기 클록 신호의 위상을 조절하여 기준 클록 신호를 생성하는 기준 클록 생성 회로;상기 제 1 해상도보다 더 미세한 제 2 해상도를 가지며 상기 기준 클록 신호와 상기 클록 신호에 따라 상기 클록 신호의 듀티비를 탐지하는 제 2 듀티 사이클 탐지 회로; 상기 제 1 듀티 사이클 탐지 회로의 제어에 따라 상기 클록 신호의 듀티비를 조절하는 제 1 듀티 사이클 탐지 회로; 및상기 제 2 듀티 사이클 탐지 회로의 제어에 따라 상기 클록 신호의 듀티비를 조절하는 제 2 듀티 사이클 탐지 회로를 포함하는 듀티 사이클 보정 회로
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| 2 |
2
청구항 1에 있어서, 상기 기준 클록 생성 회로는 상기 제 1 듀티 사이클 탐지 회로의 동작이 종료된 이후 상기 기준 클록 신호를 생성하고, 상기 제 2 듀티 사이클 탐지 회로는 상기 기준 클록 신호가 결정된 후 동작을 시작하는 듀티 사이클 보정 회로
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| 3 |
3
청구항 1에 있어서, 상기 제 1 듀티 사이클 탐지 회로는 상기 클록 신호가 하이 레벨인 제 1 시간과 상기 클록 신호가 로우 레벨인 제 2 시간을 측정하고, 상기 제 1 듀티 사이클 조절 회로는 상기 제 1 시간과 상기 제 2 시간의 차이가 상기 제 1 해상도 미만이 되도록 상기 클록 신호의 듀티비를 조절하는 듀티 사이클 보정 회로
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| 4 |
4
청구항 3에 있어서, 상기 제 1 듀티 사이클 탐지 회로는상기 클록 신호 또는 상기 클록 신호를 반전한 반전 클록 신호를 출력하는 제 1 선택 회로;상기 제 1 선택 회로의 출력을 지연하는 제 1 지연 회로; 및상기 제 1 지연 회로의 출력에 동기하여 상기 제 1 선택 회로의 출력을 래치하는 제 1 플립플롭을 포함하는 듀티 사이클 보정 회로
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5
청구항 4에 있어서, 상기 제 1 듀티 사이클 조절 회로는입력 클록 신호 또는 입력 클록 신호를 반전한 반전 입력 클록 신호를 선택하는 제 2 선택 회로;상기 제 2 선택 회로의 출력을 가변 지연하는 제 2 지연 회로; 상기 제 2 선택 회로의 출력을 고정 지연하는 제 1 더미 지연 회로; 및상기 제 2 지연 회로와 상기 제 1 더미 지연 회로를 논리 연산하여 출력하는 논리 회로를 포함하는 듀티 사이클 보정 회로
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| 6 |
6
청구항 5에 있어서, 상기 제 1 플립플롭의 출력에 따라 상기 제 1 시간과 상기 제 2 시간을 측정하기 위하여 상기 제 1 선택 회로와 상기 제 1 지연 회로를 제어하고, 상기 클록 신호의 듀티비를 조절하기 위하여 상기 제 2 선택 회로 및 상기 제 2 지연 회로를 제어하는 제 1 제어 회로를 포함하되,상기 제 1 선택 회로는 상기 제 1 시간을 측정하는 동안 상기 클록 신호를 선택하고, 상기 제 2 시간을 측정하는 동안 상기 반전 클록 신호를 선택하는 듀티 사이클 보정 회로
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| 7 |
7
청구항 1에 있어서, 상기 기준 클록 생성 회로는 상기 클록 신호가 하이 레벨인 제 1 시간과 상기 클록 신호가 로우 레벨인 제 2 시간을 측정하고 상기 제 1 시간과 상기 제 2 시간 중 더 작은 시간에 대응하는 지연량만큼 상기 클록 신호를 지연하여 상기 기준 클록 신호를 생성하는 듀티 사이클 보정 회로
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8
청구항 7에 있어서, 상기 기준 클록 생성 회로는상기 클록 신호 또는 상기 클록 신호를 반전한 반전 클록 신호를 출력하는 제 3 선택 회로;상기 제 3 선택 회로의 출력을 지연하는 제 3 지연 회로; 및상기 제 3 지연 회로의 지연량을 결정하는 동안 상기 제 3 지연 회로의 출력에 동기하여 상기 제 3 선택 회로의 출력을 래치하는 제 2 플립플롭을 포함하는 듀티 사이클 보정 회로
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9
청구항 8에 있어서, 상기 기준 클록 생성 회로는 상기 제 3 지연 회로의 지연량을 결정하는 동안 상기 제 3 지연 회로의 출력을 상기 제 2 플립플롭에 제공하고 상기 제 3 지연 회로의 지연량을 결정한 후 상기 제 3 지연 회로의 출력을 상기 기준 클록 신호로 제공하는 디먹스를 더 포함하는 듀티 사이클 보정 회로
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10
청구항 8에 있어서, 상기 제 2 플립플롭의 출력에 따라 상기 제 1 시간과 상기 제 2 시간을 측정하기 위하여 상기 제 3 선택 회로와 상기 제 3 지연 회로를 제어하는 제 2 제어 회로를 포함하되,상기 제 2 선택 회로는 상기 제 1 시간을 측정하는 동안 상기 클록 신호를 선택하고, 상기 제 2 시간을 측정하는 동안 상기 반전 클록 신호를 선택하는 듀티 사이클 보정 회로
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11
청구항 10에 있어서, 상기 제 2 제어 회로는 단위 지연량만큼 상기 제 2 지연 회로의 지연량을 순차적으로 제어하고, 상기 제 1 시간과 상기 제 2 시간 중 더 작은 시간에 대응하는 지연량은 상기 더 작은 시간에서 상기 단위 지연량을 뺀 만큼의 지연량인 듀티 사이클 보정 회로
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| 12 |
12
청구항 1에 있어서, 상기 제 2 듀티 사이클 탐지 회로는 상기 클록 신호와 상기 기준 클록 신호의 제 1 위상차와 상기 클록 신호를 반전한 반전 클록 신호와 상기 기준 클록 신호의 제 2 위상차를 탐지하는 TDC를 포함하고,상기 제 2 듀티 사이클 조절 회로는 상기 제 1 위상차와 상기 제 2 위상차의 차이가 상기 제 2 해상도 미만이 되도록 상기 클록 신호의 듀티비를 조절하는 듀티 사이클 보정 회로
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13
청구항 12에 있어서, 상기 제 2 듀티 사이클 조절 회로는상기 제 1 듀티 사이클 조절 회로의 출력 신호 또는 상기 제 1 듀티 사이클 조절 회로의 출력 신호의 듀티를 상기 제 1 해상도만큼 감소시킨 신호를 선택하여 선택 클록 신호를 출력하는 제 4 선택 회로; 상기 선택 클록 신호를 가변 지연하는 제 4 지연 회로; 상기 선택 클록 신호를 고정 지연하는 제 2 더미 지연 회로; 및상기 제 4 지연 회로와 상기 제 2 더미 지연 회로를 논리 연산하여 출력하는 논리 회로를 포함하는 듀티 사이클 보정 회로
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14
청구항 13에 있어서, 상기 제 1 해상도에 대응하는 지연량만큼 상기 제 1 듀티 사이클 출력 회로를 지연하는 제 1 고정 지연 회로; 및상기 제 1 고정 지연 회로의 출력과 상기 제 1 듀티 사이클 출력 회로를 논리 연산하여 상기 제 4 선택 회로에 제공하는 논리 회로를 더 포함하는 듀티 사이클 보정 회로
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15
청구항 13에 있어서, 상기 TDC의 출력에 따라 상기 클록 신호의 듀티비를 조절하기 위하여 상기 제 4 선택 회로 및 상기 제 4 지연 회로를 제어하는 제 3 제어 회로를 포함하는 듀티 사이클 보정 회로
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16
청구항 15에 있어서, 상기 제 3 제어 회로에 따라 조절되는 쉬프트 레지스터 신호를 출력하는 쉬프트 레지스터를 더 포함하되,상기 제 4 지연 회로는 상기 쉬프트 레지스터 신호에 따라 지연량이 조절되는 PI 회로인 듀티 사이클 보정 회로
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17
청구항 15에 있어서, 상기 제 4 지연 회로는상기 선택 클록 신호를 상기 제 1 해상도에 대응하는 지연량만큼 지연하는 제 2 고정 지연 회로; 및다수의 스위칭 회로를 포함하되,상기 다수의 스위칭 회로는 각각 상기 쉬프트 레지스터 신호 중 어느 하나에 의해 제어되어 상기 선택 클록 신호 또는 상기 제 2 고정 지연 회로의 출력을 출력 노드에 제공하는 듀티 사이클 보정 회로
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18
청구항 13에 있어서, 상기 제 2 더미 지연 회로는 상기 제 4 지연 회로의 최소 지연량에 대응하는 지연량을 갖는 듀티 사이클 보정 회로
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