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시작 신호를 입력받고 다음 단으로 전달하는 복수의 제1 버퍼;정지 신호를 입력받고 다음 단으로 전달하는 복수의 제2 버퍼;상기 시작 신호 및 상기 정지 신호를 입력받고 출력 신호를 출력하며 클럭 천이 완료 탐색을 사용하는 래치가 적용된 복수의 플립플롭을 포함하며,상기 래치의 내부 노드의 전압 변화 시간을 단축시키는 것을 특징으로 하는 시간 디지털 변환기
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제1항에 있어서,상기 래치는 마스터 래치와 슬레이브 래치로 구현되며,상기 마스터 래치는 클럭 천이 전에 상기 슬레이브 래치로 입력되는 전압의 레벨을 조절하는 것을 특징으로 하는 시간 디지털 변환기
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제2항에 있어서,상기 마스터 래치는 클럭 신호가 입력되는 제1 트랜지스터, 제2 트랜지스터, 및 제3 트랜지스터를 포함하고,상기 제1 트랜지스터의 일단에 연결된 제1 노드에 제1 경로 변경부가 연결되고,상기 제2 트랜지스터의 일단에 연결된 제2 노드에 제2 경로 변경부가 연결되는 것을 특징으로 하는 시간 디지털 변환기
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제3항에 있어서,상기 마스터 래치는 상기 제3 트랜지스터에 연결된 제3-1 트랜지스터 및 제3-2 트랜지스터를 포함하고,상기 제3-1 트랜지스터는 데이터 신호에 의해 제어되고,상기 제3-2 트랜지스터는 데이터 바 신호에 의해 제어되는 것을 특징으로 하는 시간 디지털 변환기
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제4항에 있어서,상기 제1 경로 변경부는 제1-1 추가 트랜지스터 및 제1-2 추가 트랜지스터가 연결되는 것을 특징으로 하는 시간 디지털 변환기
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제5항에 있어서,상기 제1-1 추가 트랜지스터는 상기 제3-1 트랜지스터의 일단에 연결되는 것을 특징으로 하는 시간 디지털 변환기
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제5항에 있어서,상기 제1-2 추가 트랜지스터는 상기 데이터 신호에 의해 제어되는 것을 특징으로 하는 시간 디지털 변환기
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제5항에 있어서,상기 제1-2 추가 트랜지스터는 접지에 연결되는 것을 특징으로 하는 시간 디지털 변환기
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제4항에 있어서,상기 제2 경로 변경부는 제2-1 추가 트랜지스터 및 제2-2 추가 트랜지스터가 연결되는 것을 특징으로 하는 시간 디지털 변환기
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10
제9항에 있어서,상기 제2-1 추가 트랜지스터는 상기 제3-2 트랜지스터의 일단에 연결되는 것을 특징으로 하는 시간 디지털 변환기
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제9항에 있어서,상기 제2-2 추가 트랜지스터는 상기 데이터 바 신호에 의해 제어되는 것을 특징으로 하는 시간 디지털 변환기
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제9항에 있어서,상기 제2-2 추가 트랜지스터는 접지에 연결되는 것을 특징으로 하는 시간 디지털 변환기
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