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비휘발성 메모리 소자로, 상기 메모리 소자는:제1 인버터;상기 제1 인버터와 크로스 커플(cross coupled)된 제2 인버터; 및비휘발성 메모리 회로를 포함하고, 상기 비휘발성 메모리 회로는풀 업(pull up) 트랜지스터와, 풀 다운(pull down) 트랜지스터 및 상기 풀 업 트랜지스터와 상기 풀 다운 트랜지스터와 각각 제1 전극 및 제2 전극이 연결된 강유전체 트랜지스터(FeFET, ferroelectric Field Effect Transistor)를 포함하는 메모리 소자
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제1항에 있어서, 상기 비휘발성 메모리 회로는, 상기 풀 업 트랜지스터, 상기 강유전체 트랜지스터 및 상기 풀 다운 트랜지스터가 구동 전압에서 접지 전압까지 직렬로 연결되어 형성된 메모리 소자
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제1항에 있어서,상기 강유전체 트랜지스터는, 게이트 스택 내에 강유전체 물질층이 형성된 메모리 소자
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제1항에 있어서,상기 메모리 소자는,상기 제1 인버터의 입력 노드와 연결된 제1 전송 게이트 및 상기 제2 인버터의 출력 노드와 상기 제1 인버터의 입력 노드에 연결된 제2 전송 게이트(transmission gate)를 더 포함하는 메모리 소자
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제4항에 있어서, 상기 풀 업 트랜지스터와 상기 강유전체 트랜지스터가 연결된 노드는, 상기 제2 전송 게이트 및 상기 제1 인버터의 출력 노드와 연결된 메모리 소자
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제1항에 있어서, 상기 메모리 소자의 구동 전압은 상기 강유전체 트랜지스터에 포함된 강유전체 물질층의 임계 전압(critical voltage) 보다 크거나 같은 전압인 메모리 소자
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제1항에 있어서, 상기 비휘발성 메모리 회로는, 상기 제2 인버터의 출력 전압이 상기 강유전체 트랜지스터의 일 전극에 제공되고, 상기 제1 인버터의 출력 전압이 상기 강유전체 트랜지스터의 게이트 전극에 제공되어 상기 강유전체 트랜지스터가 프로그램되는 메모리 소자
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제1항에 있어서, 상기 상기 풀 다운 트랜지스터 및 풀 업 트랜지스터는 각각의 게이트 전극에 복원(restore) 신호 및 반전 복원 신호가 제공되어 제어되며, 상기 풀 다운 트랜지스터의 면적은 상기 풀 업 트랜지스터의 면적에 비하여 큰 메모리 소자
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제8항에 있어서, 상기 강유전체 트랜지스터가 낮은 저항 상태로 프로그램된 상태에서,상기 복원 신호가 제공되어 상기 풀 다운 트랜지스터가 도통되면 상기 비휘발성 메모리 회로는 상기 강유전체 트랜지스터에 프로그램된 논리 상태에 상응하는 전압을 출력하는 메모리 소자
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제8항에 있어서, 상기 강유전체 트랜지스터가 높은 저항 상태로 프로그램된 상태에서,상기 복원 신호가 제공되어 상기 풀 업 트랜지스터가 도통되면 상기 비휘발성 메모리 회로는 상기 강유전체 트랜지스터에 프로그램된 논리 상태에 상응하는 전압을 출력하는 메모리 소자
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제1항에 있어서, 상기 풀 업 트랜지스터는 도통되어 상기 비휘발성 메모리 회로의 출력 노드를 프리 차지하는 메모리 소자
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제11항에 있어서, 상기 출력 노드가 프리 차지된 상태 후에, 상기 풀 다운 트랜지스터가 도통되어 상기 비휘발성 메모리 회로는 상기 강유전체 트랜지스터에 프로그램된 논리 상태에 상응하는 전압을 출력하는 메모리 소자
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비휘발성으로 데이터를 저장하는 래치로, 상기 래치는:제1 인버터;상기 제1 인버터와 크로스 커플(cross coupled)된 제2 인버터; 풀 업(pull up) 트랜지스터와, 풀 다운(pull down) 트랜지스터 및 상기 풀 업 트랜지스터와 상기 풀 다운 트랜지스터에 각 제1 전극 및 제2 전극이 연결된 강유전체 트랜지스터를 포함하는 비휘발성 메모리 회로; 상기 제1 인버터의 출력을 반전하여 출력하는 제3 인버터 및 상기 제1 인버터의 입력 노드와 연결된 제1 전송 게이트 및 상기 제2 인버터의 출력 노드와 상기 제1 인버터의 입력 노드에 연결된 제2 전송 게이트(transmission gate)를 포함하는 래치
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제13항에 있어서, 상기 비휘발성 메모리 회로는, 상기 풀 업 트랜지스터, 상기 강유전체 트랜지스터 및 상기 풀 다운 트랜지스터가 구동 전압에서 접지 전압까지 직렬로 연결되어 형성된 래치
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제13항에 있어서,상기 강유전체 트랜지스터는, 게이트 스택 내에 강유전체 물질층이 형성된 래치
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제13항에 있어서, 상기 풀 업 트랜지스터와 상기 강유전체 트랜지스터가 연결된 노드는, 상기 제2 전송 게이트 및 상기 제1 인버터의 출력 노드와 연결된 메모리 회로
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제13항에 있어서, 상기 비휘발성 메모리 회로의 구동 전압은 상기 강유전체 트랜지스터에 포함된 강유전체 물질층의 임계 전압(critical voltage) 보다 크거나 같은 전압인 래치
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제13항에 있어서, 상기 비휘발성 메모리 회로는, 상기 제2 인버터의 출력 전압이 상기 강유전체 트랜지스터의 일 전극에 제공되고, 상기 제1 인버터의 출력 전압이 상기 강유전체 트랜지스터의 게이트 전극에 제공되어 데이터를 저장하는 래치
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제13항에 있어서, 상기 풀 업 트랜지스터 및 상기 풀 다운 트랜지스터는 각각의 게이트 전극에 복원(restore) 신호가 제공되어 제어되며, 상기 풀 다운 트랜지스터의 면적은 상기 풀 업 트랜지스터의 면적에 비하여 큰 래치
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제19항에 있어서, 상기 강유전체 트랜지스터가 낮은 저항 상태로 프로그램된 상태에서,상기 복원 신호가 제공되어 상기 풀 다운 트랜지스터가 도통되면 상기 비휘발성 메모리 회로는 상기 강유전체 트랜지스터에 프로그램된 논리 상태에 상응하는 전압을 출력하는 래치
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제19항에 있어서, 상기 강유전체 트랜지스터가 높은 저항 상태로 프로그램된 상태에서,상기 복원 신호가 제공되어 상기 풀 업 트랜지스터가 도통되면 상기 비휘발성 메모리 회로는 상기 강유전체 트랜지스터에 프로그램된 논리 상태에 상응하는 전압을 출력하는 래치
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제13항에 있어서, 상기 풀 업 트랜지스터는 도통되어 상기 비휘발성 메모리 회로의 출력 노드를 프리 차지하는 래치
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제22항에 있어서, 상기 출력 노드가 프리 차지된 후에, 상기 풀 다운 트랜지스터가 도통되어 상기 비휘발성 메모리 회로는 상기 강유전체 트랜지스터에 프로그램된 논리 상태에 상응하는 전압을 출력하는 래치
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제13항에 있어서,상기 래치는 플립 플롭에 포함되며, 상기 래치는 플립 플롭의 마스터 래치 및 슬레이브 래치 중 어느 하나인 래치
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