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비휘발성 메모리 소자로, 상기 메모리 소자는:제1 인버터; 및상기 제1 인버터와 크로스 커플(cross coupled)된 제2 인버터를 포함하고, 상기 제2 인버터는:게이트 노드가 서로 연결된 풀 업(pull up) 트랜지스터, 풀 다운(pull down) 트랜지스터와 강유전체 트랜지스터 및 상기 강유전체 트랜지스터와 일 전극이 연결된 복원 트랜지스터(restore transistor)를 포함하고, 상기 제2 인버터는 비휘발성으로 데이터를 저장하는 메모리 소자
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제1항에 있어서, 상기 풀 업 트랜지스터의 드레인과 상기 강유전체 트랜지스터의 상기 일 전극이 연결되고, 상기 풀 다운 트랜지스터의 드레인과 상기 강유전체 트랜지스터의 타 전극이 연결되며, 상기 복원 트랜지스터의 드레인은 상기 풀 다운 트랜지스터의 드레인과 상기 강유전체 트랜지스터의 타 전극이 연결된 노드에 연결된 메모리 소자
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제2항에 있어서, 상기 강유전체 트랜지스터는, 상기 제1 인버터의 출력 전압이 상기 강유전체 트랜지스터의 게이트 전극에 제공되고, 상기 풀 다운 트랜지스터의 드레인으로부터 논리 로우 상태의 전압이 상기 타 전극에 제공되어 상기 강유전체 트랜지스터가 프로그램되어 데이터를 저장하는 메모리 소자
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제2항에 있어서, 상기 강유전체 트랜지스터는, 상기 제1 인버터의 출력 전압이 상기 강유전체 트랜지스터의 게이트 전극에 제공되고, 상기 풀 업 트랜지스터의 드레인으로부터 논리 하이 상태의 전압이 상기 일 전극에 제공되어 상기 강유전체 트랜지스터가 프로그램되어 데이터를 저장하는 메모리 소자
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제1항에 있어서, 상기 복원 트랜지스터는 게이트 전극에 복원(restore) 신호가 제공되어 제어되며, 상기 복원 트랜지스터의 면적은 상기 풀 업 트랜지스터의 면적에 비하여 큰 메모리 소자
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제5항에 있어서, 상기 강유전체 트랜지스터가 낮은 저항 상태로 프로그램된 상태에서,상기 복원 신호가 제공되어 상기 풀 다운 트랜지스터가 도통되면 상기 제2 인버터는 상기 풀 업 트랜지스터의 풀업 경로의 도통 저항과 상기 풀 다운 트랜지스터의 풀 다운 경로의 도통 저항의 분압(voltage divide) 결과에 따라 상기 프로그램된 상태에 상응하는 전압을 출력하는 메모리 소자
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제5항에 있어서, 상기 강유전체 트랜지스터가 높은 저항 상태로 프로그램된 상태에서,상기 복원 신호가 제공되어 상기 풀 업 트랜지스터가 도통되면 상기 제2 인버터는 상기 풀 업 트랜지스터가 제공한 논리 하이 상태의 전압을 출력하는 메모리 소자
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제1항에 있어서,상기 강유전체 트랜지스터는, 게이트 스택 내에 강유전체 물질층이 형성된 메모리 소자
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제1항에 있어서,상기 메모리 소자는상기 제1 인버터의 입력 노드와 연결된 제1 전송 게이트 및 상기 제2 인버터의 출력 노드와 일전극이 연결되고, 상기 제1 인버터의 입력 노드에 타 전극이 연결된 제2 전송 게이트(transmission gate)를 더 포함하는 메모리 소자
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제1항에 있어서, 상기 메모리 소자의 구동 전압은 상기 강유전체 트랜지스터에 포함된 강유전체 물질층의 임계 전압(critical voltage) 보다 크거나 같은 전압인 메모리 소자
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비휘발성으로 데이터를 저장하는 래치로, 상기 래치는:제1 인버터; 게이트 노드가 서로 연결된 풀 업(pull up) 트랜지스터, 풀 다운(pull down) 트랜지스터와 강유전체 트랜지스터 및 상기 강유전체 트랜지스터와 일 전극이 연결된 복원 트랜지스터(restore transistor)를 포함하며, 상기 제1 인버터와 크로스 커플(cross coupled)된 제2 인버터; 상기 제1 인버터의 입력 노드와 연결된 제1 전송 게이트;상기 제2 인버터의 출력 노드와 일전극이 연결되고, 상기 제1 인버터의 입력 노드에 타 전극이 연결된 제2 전송 게이트(transmission gate); 및상기 제1 인버터의 출력을 반전하여 출력하는 제3 인버터를 포함하는 래치
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제11항에 있어서, 상기 풀 업 트랜지스터의 드레인과 상기 강유전체 트랜지스터의 상기 일 전극이 연결되고, 상기 풀 다운 트랜지스터의 드레인과 상기 강유전체 트랜지스터의 타 전극이 연결되며, 상기 복원 트랜지스터의 드레인은 상기 풀 다운 트랜지스터의 드레인과 상기 강유전체 트랜지스터의 타 전극에 연결된 노드에 연결된 래치
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제12항에 있어서, 상기 강유전체 트랜지스터는, 상기 제1 인버터의 출력 전압이 상기 강유전체 트랜지스터의 게이트 전극에 제공되고, 상기 풀 다운 트랜지스터의 드레인으로부터 논리 로우 상태의 전압이 상기 타 전극에 제공되어 상기 강유전체 트랜지스터가 프로그램되어 데이터를 저장하는 래치
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제12항에 있어서, 상기 강유전체 트랜지스터는, 상기 제1 인버터의 출력 전압이 상기 강유전체 트랜지스터의 게이트 전극에 제공되고, 상기 풀 업 트랜지스터의 드레인으로부터 논리 하이 상태의 전압이 상기 일 전극에 제공되어 상기 강유전체 트랜지스터가 프로그램되어 데이터를 저장하는 래치
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제11항에 있어서, 상기 복원 트랜지스터는 게이트 전극에 복원(restore) 신호가 제공되어 제어되며, 상기 복원 트랜지스터의 면적은 상기 풀 업 트랜지스터의 면적에 비하여 큰 래치
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제15항에 있어서, 상기 강유전체 트랜지스터가 낮은 저항 상태로 프로그램된 상태에서,상기 복원 신호가 제공되어 상기 복원 트랜지스터가 도통되면 상기 제2 인버터는 상기 풀 업 트랜지스터의 풀업 경로의 도통 저항과 풀 다운 경로의 도통 저항의 분압(voltage divide) 결과에 따라 상기 프로그램된 상태에 상응하는 전압을 출력하는 래치
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제15항에 있어서, 상기 강유전체 트랜지스터가 높은 저항 상태로 프로그램된 상태에서,상기 복원 신호가 제공되어 상기 복원 트랜지스터가 도통되면 상기 제2 인버터는 상기 풀 업 트랜지스터가 제공한 논리 하이 상태의 전압을 출력하는 래치
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제11항에 있어서,상기 강유전체 트랜지스터는, 게이트 스택 내에 강유전체 물질층이 형성된 래치
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제11항에 있어서, 상기 제2 인버터의 구동 전압은 상기 강유전체 트랜지스터에 포함된 강유전체 물질층의 임계 전압(critical voltage) 보다 크거나 같은 전압인 래치
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제11항에 있어서,상기 래치는 플립 플롭에 포함되며, 상기 래치는 플립 플롭의 마스터 래치 및 슬레이브 래치 중 어느 하나인 래치
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