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제1 SRAM 셀;상기 제1 SRAM 셀과 물리적으로 분리된 제2 SRAM 셀;상기 제1 및 제2 SRAM 셀에 연결되고, 제1 노드와 제2 노드의 전압을 이용하여 상기 제1 및 제2 SRAM 셀 중 어느 하나에 저장된 데이터를 센싱하는 센스 앰프(Sense Amp); 및상기 센스 앰프에 연결되어 출력 전압을 출력하는 멀티플렉서를 포함하되,상기 제1 SRAM 셀은, 상기 제1 SRAM 셀에 저장된 데이터를 기초로 게이팅되고, 제1 소스 라인에 연결된 제1 리드 구동 트랜지스터와, 제어 신호를 기초로 게이팅되어 상기 제1 소스 라인과 제1 리드 비트 라인을 연결시키는 제1 리드 트랜지스터를 포함하고, 상기 멀티플렉서는, 일단이 상기 제1 소스 라인에 연결되고, 타단이 접지되고, 게이트 단이 상기 제1 노드에 연결되는 제1 키퍼 트랜지스터를 포함하는 메모리 장치
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제 1항에 있어서, 상기 제2 SRAM 셀은, 상기 제2 SRAM 셀에 저장된 데이터를 기초로 게이팅되고, 제2 소스 라인에 연결된 제2 리드 구동 트랜지스터와, 제어 신호를 기초로 게이팅되어 상기 제2 소스 라인과 제2 리드 비트 라인을 연결시키는 제2 리드 트랜지스터를 포함하고,상기 멀티플렉서는, 일단이 상기 제2 소스 라인에 연결되고, 타단이 접지되고, 게이트 단이 상기 제2 노드에 연결되는 제2 키퍼 트랜지스터를 더 포함하는 메모리 장치
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제 2항에 있어서,상기 센스 앰프는, 일단이 상기 제1 노드와 연결되고, 타단이 상기 제1 리드 비트 라인과 연결되어, 상기 제1 리드 비트 라인을 차지시키는 제1 NMOS 트랜지스터, 및 일단이 상기 제2 노드와 연결되고, 타단이 상기 제2 리드 비트 라인과 연결되어 상기 제2 리드 비트 라인을 차지시키는 제2 NMOS 트랜지스터를 포함하는 메모리 장치
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제 1항에 있어서, 상기 센스 앰프는, 상기 제2 노드에 의해 게이팅되어 상기 제1 노드를 차지시키는 제1 PMOS 트랜지스터, 및 상기 제1 노드에 의해 게이팅되어 상기 제2 노드를 차지시키는 제2 PMOS 트랜지스터를 포함하는 메모리 장치
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제 4항에 있어서, 상기 제1 PMOS 트랜지스터와 상기 제2 PMOS 트랜지스터는 동일한 임계 전압(Threshold Voltage)을 갖는 메모리 장치
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제 1항에 있어서,상기 제1 리드 트랜지스터와, 상기 제1 키퍼 트랜지스터는 NMOS 트랜지스터인 메모리 장치
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제1 SRAM 셀, 상기 제1 SRAM 셀에 저장된 데이터를 기초로 게이팅되고, 제1 소스 라인에 연결된 제1 리드 구동 트랜지스터, 및 리드 제어 신호를 기초로 게이팅되어 상기 제1 소스 라인과 제1 리드 비트 라인을 연결시키는 제1 리드 트랜지스터를 제공하고,제1 구간에서, 상기 제1 소스 라인을 제1 전압보다 낮은 제2 전압으로 프리디스차지(pre-discharge)하고, 상기 제1 리드 비트 라인을 상기 제1 전압보다 낮고, 상기 제2 전압보다 높은 제3 전압으로 프리차지(pre-charge)하고,상기 제1 구간에 후속하는 제2 구간에서, 상기 제1 리드 비트 라인을 상기 제3 전압에서, 상기 제3 전압보다 낮고 상기 제2 전압보다 높은 제4 전압으로 디스차지 하고, 상기 제1 소스 라인을 상기 제2 전압에서, 상기 제4 전압으로 차지시켜 상기 제1 SRAM 셀에 저장된 데이터를 리드하는 것을 포함하는 메모리 장치의 리드 방법
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제 7항에 있어서,일단이 제1 노드와 연결되고, 타단이 상기 제1 리드 비트 라인과 연결되어, 상기 제1 리드 비트 라인을 차지시키는 제1 NMOS 트랜지스터와,일단이 제2 노드와 연결되고, 타단이 제2 리드 비트 라인과 연결되어 상기 제2 리드 비트 라인을 차지시키는 제2 NMOS 트랜지스터를 제공하고,상기 제1 노드를 상기 제1 전압에서 상기 제4 전압으로 디스차지 하고, 상기 제2 노드를 상기 제1 전압으로 유지시키고, 상기 제1 노드와 상기 제2 노드의 전압 차이를 기초로 상기 제1 SRAM 셀에 저장된 데이터를 리드하는 것을 더 포함하는 메모리 장치의 리드 방법
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제 8항에 있어서,상기 제1 리드 비트 라인이 상기 제3 전압에서 상기 제4 전압으로 디스차지 되는 것에 기초하여, 상기 제2 리드 비트 라인의 전압을 상기 제2 전압으로 유지시키는 것을 더 포함하는 메모리 장치의 리드 방법
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제 7항에 있어서,상기 제4 전압은, 상기 제3 전압의 상기 제1 리드 비트 라인이 상기 제2 전압의 상기 제1 소스 라인과 차지 공유(charge sharing)하여 상기 제1 리드 비트 라인에 형성되는 전압인 메모리 장치의 리드 방법
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