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제1 공급 전압에 기초하여 동작하는 회로들에 의해서 액세스되는 메모리 장치로서,복수의 워드라인들 및 복수의 비트라인들에 연결된 셀 어레이;로우 어드레스에 기초하여 상기 복수의 워드라인들 중 하나를 선택하도록 구성된 로우 드라이버;상기 제1 공급 전압에 기초하여 상기 복수의 비트라인들을 프리차지(Precharge)하도록 구성된 프리차지 회로; 컬럼 어드레스에 기초하여 상기 복수의 비트라인들 중 적어도 하나의 비트라인을 선택하도록 구성된 컬럼 드라이버; 및상기 적어도 하나의 비트라인을 통해서 상기 셀 어레이에 저장된 데이터를 독출하도록 구성된 독출 회로를 포함하고,상기 셀 어레이, 로우 드라이버, 칼럼 드라이버 및 독출 회로는 상기 제1 공급 전압 보다 높은 제2 공급 전압에 기초하여 동작하는 것을 특징으로 하는 메모리 장치
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제1항에 있어서,상기 독출 회로는,상기 적어도 하나의 비트라인들 중 제1 비트라인 및 상기 제1 비트라인에 상보적인 제2 비트라인에 연결된 센스 앰프를 포함하고,상기 센스 앰프는,제1 출력 노드 및 제2 출력 노드 사이에서 교차 결합(Cross coupled)된 제1 인버터 및 제2 인버터;제1 인에이블 신호에 기초하여 상기 제2 공급 전압을 상기 제1 인버터 및 상기 제2 인버터에 제공하도록 구성된 제1 트랜지스터; 및제2 인에이블 신호에 기초하여, 접지 전위를 상기 제1 인버터 및 상기 제2 인버터에 제공하도록 구성된 제2 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치
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제2항에 있어서,상기 독출회로의 출력으로부터 데이터 출력을 생성하도록 구성된 출력 드라이버를 더 포함하고,상기 출력 드라이버는,상기 제2 공급 전압 및 활성화된 상기 제1 인에이블 신호에 기초하여 상기 제1 출력 노드의 전압을 반전하도록 구성된 제1 버퍼; 및상기 제1 공급 전압에 기초하여 상기 제1 버퍼의 출력을 반전하도록 구성된 제3 인버터를 포함하는 것을 특징으로 하는 메모리 장치
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제3항에 있어서,상기 출력 드라이버는,상기 제2 공급 전압 및 활성화된 상기 제1 인에이블 신호에 기초하여, 상기 제2 출력 노드의 전압을 반전하도록 구성된 제2 버퍼를 더 포함하는 메모리 장치
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제1항에 있어서,상기 적어도 하나의 비트라인을 통해서 상기 셀 어레이에 데이터를 기입하도록 구성된 기입 회로를 더 포함하고,상기 기입 회로는, 상기 제2 공급 전압에 기초하여 동작하는 것을 특징으로 하는 메모리 장치
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제5항에 있어서,상기 기입 회로는,기입 펄스에 응답하여, 상기 데이터에 대응되는 신호 및 상기 데이터의 반전된 버전에 대응되는 신호로부터 상기 제2 공급 전압의 레벨 또는 접지 전위를 가지는 신호들을 생성하도록 구성된 레벨 시프팅 회로(Level shifting circuit); 및상기 기입 펄스에 응답하여, 상기 제2 공급 전압의 레벨 또는 접지 전위를 가지는 신호들로부터 상기 제1 공급 전압의 레벨 또는 접지 전위를 가지는 신호들을 생성하여 상기 적어도 하나의 비트라인에 제공하도록 구성된 기입 드라이버를 포함하는 것을 특징으로 하는 메모리 장치
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제1 공급 전압에 기초하여 동작하는 회로들에 의해서 액세스되는 메모리 장치로서,복수의 워드라인들 및 복수의 비트라인들에 연결된 셀 어레이;로우 어드레스에 기초하여 상기 복수의 워드라인들 중 하나를 선택하도록 구성된 로우 드라이버;상기 제1 공급 전압에 기초하여 상기 복수의 비트라인들을 프리차지(Precharge)하도록 구성된 프리차지 회로; 컬럼 어드레스에 기초하여 상기 복수의 비트라인들 중 적어도 하나의 비트라인을 선택하도록 구성된 컬럼 드라이버; 및상기 적어도 하나의 비트라인을 통해서 상기 셀 어레이에 데이터를 기입하도록 구성된 기입 회로를 포함하고,상기 셀 어레이, 로우 드라이버, 칼럼 드라이버 및 기입 회로는 상기 제1 공급 전압 보다 높은 제2 공급 전압에 기초하여 동작하는 것을 특징으로 하는 메모리 장치
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제7항에 있어서,상기 기입 회로는,기입 펄스에 응답하여, 상기 데이터에 대응되는 신호 및 상기 데이터의 반전된 버전에 대응되는 신호를 갖는 제1 차동 신호로부터 상기 제2 공급 전압의 레벨 또는 접지 전위를 가지는 제2 차동 신호를 생성하도록 구성된 레벨 시프팅 회로(Level shifting circuit); 및상기 기입 펄스에 응답하여, 상기 제2 차동 신호로부터 상기 제1 공급 전압의 레벨 또는 접지 전위를 가지는 제3 차동 신호를 생성하고, 상기 제3 차동 신호를 상기 적어도 하나의 비트라인에 제공하도록 구성된 기입 드라이버를 포함하는 것을 특징으로 하는 메모리 장치
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제8항에 있어서,상기 레벨 시프팅 회로는제1 출력 노드 및 제2 출력 노드 사이에서 교차 결합(Cross coupled)된 제1 인버터 및 제2 인버터;활성화된 상기 기입펄스에 기초하여 상기 제2 공급 전압을 상기 제1 인버터 및 상기 제2 인버터에 제공하도록 구성된 제1 트랜지스터; 및활성화된 상기 기입펄스에 기초하여, 접지 전위를 상기 제1 인버터 및 상기 제2 인버터에 제공하도록 구성된 제2 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치
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제7항에 있어서,상기 메모리 장치는 정적 램(SRAM)인 것을 특징으로 하는 메모리 장치
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