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기판 상에 형성되며 면 방향으로 연장하는 수평면과 높이 방향으로 연장하는 수직면을 가지는, 게이트 전극;상기 게이트 전극을 덮는 게이트 절연막;상기 게이트 절연막 상에 형성되며, 상기 높이 방향으로 채널이 형성되는 수직 채널;상기 수직 채널의 일 단에 접촉하도록 형성되는 소스 전극; 및상기 수직 채널의 타 단에 접촉하도록 형성되며, 상기 소스 전극와 서로 다른 높이 레벨(level)에 형성되는 드레인 전극;을 포함하되, 상기 게이트 전극의 수직 면에서 상기 수직 채널로 형성되는 전계에 의하여, 상기 수직 채널의 채널 온오프가 제어되며,상기 소스 전극 및 상기 드레인 전극 중 적어도 하나의 전극은, 상기 게이트 전극과 상기 게이트 전극의 높이 방향으로 비-중첩(non-overlap)되는, 수직 구조 전계효과 트랜지스터
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제1 항에 있어서,상기 소스 전극, 상기 수직 채널 및 상기 드레인 전극은, 서로 동일한 반도체 성분을 포함하며,상기 소스 전극 및 상기 드레인 전극은, 전기 전도도를 높이는 이온을 더 포함하는, 수직 구조 전계효과 트랜지스터
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제2 항에 있어서,상기 게이트 전극 상에는 상기 게이트 전극 보다 에칭비가 낮은 하드막이 더 형성된, 수직 구조 전계효과 트랜지스터
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제1 항에 있어서,상기 소스 전극은, 상기 수직 채널의 일 단보다 더 아래에 형성되고,상기 드레인 전극은, 상기 수직 채널의 타 단보다 더 아래에 형성되는, 수직 구조 전계효과 트랜지스터
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제1 항에 있어서,상기 소스 전극은, 상기 수직 채널의 일 단보다 더 위에 형성되고,상기 드레인 전극은, 상기 수직 채널의 타 단보다 더 위에 형성되는, 수직 구조 전계효과 트랜지스터
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기판을 준비하는 단계;상기 예비 게이트 전극 층을 형성하는 단계;상기 예비 게이트 전극 층 상에 상기 게이트 전극 보다 에칭비가 낮은 하드막을 형성하는 단계;상기 하드막을 패터닝하는 단계;상기 하드막을 마스크로 하여 상기 게이트 전극을, 면 방향으로 연장하는 수평면과 높이 방향으로 연장하는 수직면을 가지도록 패터닝하는 단계;게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 반도체 층을 형성하고, 상기 형성된 반도체 층이 상기 면 방향으로 연장하는 수평부와 상기 높이 방향으로 연장하는 수직부를 가지도록 패터닝하는 단계; 및상기 높이 방향으로 전기 전도도 높은 이온을 주입하여, 상기 수평부의 일 단을 소스 전극으로 형성하고, 상기 수평부의 타 단을 드레인 전극으로 형성하는 단계를 포함하는, 수직 구조 전계효과 트랜지스터 제조방법
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제6 항에 있어서,상기 소스 전극과 상기 드레인 전극 중 어느 하나의 전극은 상기 게이트 전극과 상기 높이 방향으로 비-중첩하는, 수직 구조 전계효과 트랜지스터 제조방법
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기판을 준비하는 단계;상기 기판 상에 예비 게이트 전극 층을 형성하는 단계;상기 상기 예비 게이트 전극 층 상에 상기 게이트 전극 보다 에칭비가 낮은 하드막을 형성하는 단계;상기 하드막을 패터닝하는 단계;상기 하드막을 마스크로 하여 상기 예비 게이트 전극 층을, 면 방향으로 연장하는 수평면과 높이 방향으로 연장하는 수직면을 가지도록 패터닝하는 단계;게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에, 예비 전극 층을 형성하고, 상기 형성된 예비 전극 층을, 상기 면 방향으로 연장하는 수평부와 상기 높이 방향으로 연장하는 수직부를 가지도록 제1 패터닝하는 단계;상기 제1 패터닝된 예비 전극 층에서, 상기 수평부와 상기 수직부 중 상기 수직부만 선택적으로 제거하는 제2 패터닝하여 소스 및 드레인 전극을 형성하는 단계; 및상기 소스 및 드레인 전극 상에, 반도체 층을 형성하고, 상기 형성된 반도체 층을 패터닝하여 상기 소스 전극과 상기 드레인 전극을 상기 높이 방향으로 연결하는 수직 채널을 형성하는 단계를 포함하는, 수직 구조 전계효과 트랜지스터 제조방법
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제8 항에 있어서,상기 소스 전극과 상기 드레인 전극 중 어느 하나의 전극은 상기 게이트 전극과 상기 높이 방향으로 비-중첩하는, 수직 구조 전계효과 트랜지스터 제조방법
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제8 항에 있어서,상기 제1 패터닝하는 단계의 상기 수직부의 두께는 상기 수평부의 두께보다 얇은, 수직 구조 전계효과 트랜지스터 제조방법
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기판을 준비하는 단계;상기 기판 상에 예비 게이트 전극 층을 형성하는 단계;상기 예비 게이트 전극 층 상에 상기 게이트 전극 보다 에칭비가 낮은 하드막을 형성하는 단계;상기 하드막을 패터닝하는 단계;상기 하드막을 마스크로 하여 상기 예비 게이트 전극 층을, 면 방향으로 연장하는 수평면과 높이 방향으로 연장하는 수직면을 가지는 게이트 전극으로 패터닝하는 단계;게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 반도체 층을 형성하고, 상기 반도체 층 상에 예비 전극 층을 연속적으로 형성하는 단계;동일한 마스크로 반도체 층을 패터닝하여, 상기 높이 방향으로 연장하는 수직 채널을 형성하고, 상기 예비 전극 층을, 상기 높이 방향으로 연장하는 수직부와 상기 면 반향으로 연장하는 수평부를 가지는 중간 전극 층으로 형성하는 단계; 및상기 중간 전극 층의 수직부를 제거하여, 소스 및 드레인 전극을 형성하는 단계를 포함하는, 수직 구조 전계효과 트랜지스터 제조방법
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제11 항에 있어서,상기 소스 전극과 상기 드레인 전극 중 어느 하나의 전극은 상기 게이트 전극과 상기 높이 방향으로 비-중첩하는, 수직 구조 전계효과 트랜지스터 제조방법
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13
제11 항에 있어서,상기 중간 전극 층으로 형성하는 단계의 상기 수직부의 두께는 상기 수평부의 두께보다 얇은, 수직 구조 전계효과 트랜지스터 제조방법
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