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하나의 연산 증폭기 및 복수의 커패시터를 포함하며, 아날로그 입력 신호를 샘플링, 홀딩 및 증폭하여 아날로그 샘플 신호를 출력하는 샘플링 회로;상기 연산 증폭기의 출력 신호를 디지털 신호로 변환하는 플래시 아날로그-디지털 변환 회로(Flash Analog-Digital Converter, FADC); 및상기 플래시 아날로그-디지털 변환 회로가 생성한 상기 디지털 신호의 에러를 보정하는 디지털 에러 보정 회로를 포함하며,상기 샘플링 회로는, 상기 아날로그 입력 신호를 샘플링 및 홀딩하는 동안 샘플 앤 홀드 회로(Sample and Hold Amplifier, SHA)로 동작하며, 상기 아날로그 입력 신호를 증폭하는 동안 멀티플라잉 디지털-아날로그 변환 회로(Multiplying Digital-to-Analog Converter)로 동작하며, 상기 아날로그 입력 회로를 샘플링하는 동안 상기 연산 증폭기를 리셋하는 알고리즘 아날로그-디지털 변환기
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제1항에 있어서, 상기 샘플링 회로는 한 주기 내에서 순서대로 배치되는 제1 내지 제10 동작 구간을 갖는 알고리즘 아날로그-디지털 변환기
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제4항에 있어서,상기 샘플링 회로는, 상기 제1 동작 구간 동안 상기 아날로그 입력 신호를 샘플링하고, 상기 제2 동작 구간 동안 상기 샘플링한 신호를 홀딩하는 알고리즘 아날로그-디지털 변환기
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제5항에 있어서,상기 샘플링 회로는, 상기 제3 내지 제10 동작 구간 동안 상기 연산 증폭기의 출력 신호를 증폭하는 알고리즘 아날로그-디지털 변환기
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제6항에 있어서,상기 샘플링 회로는, 상기 제3 내지 제4 동작 구간 동안 상기 복수의 커패시터 중 적어도 일부에 저장된 정보를 이용하여 상기 연산 증폭기의 출력 신호를 증폭하는 알고리즘 아날로그-디지털 변환기
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제4항에 있어서,상기 샘플링 회로는 상기 제1 내지 제2 동작 구간 동안 플립 어라운드 샘플 앤 홀드 회로(Flip Around SHA)로 동작하는 알고리즘 아날로그-디지털 변환기
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제4항에 있어서,상기 샘플링 회로는 상기 제3 내지 제10 동작 구간 동안 멀티플라잉 디지털 아날로그 변환 회로로 동작하는 알고리즘 아날로그-디지털 변환기
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제1항에 있어서,상기 샘플링 회로는, 상기 아날로그 입력 신호를 샘플링하는 동안, 상기 연산 증폭기의 비반전 입력 단자를 접지 단자에 연결하고, 상기 연산 증폭기의 반전 입력 단자와 출력 단자를 서로 연결하는 알고리즘 아날로그-디지털 변환기
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제1항에 있어서,상기 샘플링 회로는, 상기 연산 증폭기의 반전 입력 단자와 상기 연산 증폭기의 출력 단자 사이에 상기 복수의 커패시터를 병렬로 연결하여 샘플링한 신호를 홀딩하는 알고리즘 아날로그-디지털 변환기
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제1항에 있어서,상기 플래시 아날로그-디지털 변환 회로(Flash Analog-Digital Converter, FADC)는, 서로 병렬로 연결되는 제1 및 제2 플래시 아날로그-디지털 아날로그 변환 회로를 포함하는 알고리즘 아날로그-디지털 변환기
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제12항에 있어서,상기 제1 및 제2 플래시 아날로그-디지털 아날로그 변환 회로는 하나의 비교기를 공유하는 알고리즘 아날로그-디지털 변환기
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제1항에 있어서,상기 아날로그 입력 신호는 차동 입력 신호인 알고리즘 아날로그-디지털 변환기
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아날로그 입력 신호를 디지털 출력 신호로 변환하는 알고리즘 아날로그-디지털 변환기에 있어서,상기 아날로그 입력 신호를 샘플링, 홀딩, 및 증폭하는 샘플링 회로; 를 포함하며, 상기 샘플링 회로는, 하나의 연산 증폭기와 복수의 커패시터를 포함하고, 상기 아날로그 입력 신호를 샘플링 및 홀딩하는 동안 샘플 앤 홀딩 회로(Sample and Hold Amplifier, SHA)로 동작하며, 상기 아날로그 입력 신호를 증폭하는 동안 멀티플라잉 디지털-아날로그 증폭 회로(Multiplying Digital-to-Analog Converter)로 동작하며, 상기 아날로그 입력 회로를 샘플링하는 동안 상기 연산 증폭기를 리셋하는 알고리즘 아날로그-디지털 변환기
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제15항에 있어서,상기 샘플링 회로는 상기 아날로그 입력 신호를 샘플링하는 동안, 상기 연산 증폭기의 비반전 입력 단자를 접지 단자에 연결하고, 상기 연산 증폭기의 반전 입력 단자와 출력 단자를 서로 연결하는 알고리즘 아날로그-디지털 변환기
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제15항에 있어서,상기 샘플링 회로의 한 동작 주기는 제1 내지 제10 동작 구간으로 구분되며, 상기 샘플링 회로는 상기 제1 내지 제2 구간 동안 상기 아날로그 입력 신호를 샘플링 및 홀딩하는 알고리즘 아날로그-디지털 변환기
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제17항에 있어서,상기 샘플링 회로는 상기 제3 내지 제10 구간 동안 상기 연산 증폭기의 출력 신호를 증폭하는 알고리즘 아날로그-디지털 변환기
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제15항에 있어서,상기 연산 증폭기의 출력 신호를 디지털 신호로 변환하는 플래시 아날로그-디지털 변환 회로(Flash Analog-Digital Converter, FADC); 및상기 플래시 아날로그-디지털 변환 회로가 생성한 상기 디지털 신호의 에러를 보정하는 디지털 에러 보정 회로; 를 더 포함하는 알고리즘 아날로그-디지털 변환기
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