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기판;상기 기판 상에 배치된 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이에 배치되어 상기 소스 영역과 상기 드레인 영역을 전기적으로 연결하는 채널 영역; 상기 소스 영역과 상기 드레인 영역 상에 배치된 제1 격벽 요소;상기 제1 격벽 요소 상에 배치된 제1 게이트 전극층; 및 상기 채널 영역, 상기 제1 격벽 요소, 및 상기 제1 게이트 전극층에 둘러싸여 이루어지는 제1 기체 영역을 포함하고,상기 소스 영역은 상기 채널 영역의 상면의 일 측을 덮도록 배치되고, 상기 드레인 영역은 상기 채널 영역의 상면의 타 측을 덮도록 배치되어, 상기 채널 영역의 상면의 가운데 부분은 상기 제1 기체 영역에 노출되며,상기 채널 영역의 상면의 가운데 부분과 상기 제1게이트 전극층 사이의 거리가, 상기 소스 영역과 상기 제1게이트 전극층 사이의 거리보다 크고,상기 채널 영역의 상면의 가운데 부분과 상기 제1게이트 전극층 사이의 거리가, 상기 드레인 영역과 상기 제1게이트 전극층 사이의 거리보다 큰 고 이동도 트랜지스터
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청구항 1에 있어서,상기 기판과 상기 소스 영역 및 상기 기판과 상기 드레인 영역 사이에 배치된 제2 격벽 요소; 및상기 기판, 상기 채널 영역, 및 상기 제2 격벽 요소에 둘러싸여 이루어지는 제2 기체 영역;을 더 포함하는, 고 이동도 트랜지스터
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청구항 1에 있어서,상기 제1 격벽 요소와 상기 제1 게이트 전극층 사이에 배치된 제1 유전층;을 더 포함하는, 고 이동도 트랜지스터
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청구항 1에 있어서,상기 제1 격벽 요소는, 상기 채널 영역을 노출하도록, 상기 소스 영역 및 상기 드레인 영역의 상부 전체를 덮거나 또는 일부를 덮도록 배치되는, 고 이동도 트랜지스터
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청구항 2에 있어서,상기 제2 격벽 요소는, 상기 채널 영역을 노출하도록, 상기 소스 영역 및 상기 드레인 영역의 하부 전체를 덮거나 또는 일부를 덮도록 배치되는, 고 이동도 트랜지스터
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청구항 2에 있어서,상기 채널 영역은 상기 제1 기체 영역과 상기 제2 기체 영역에 의하여 부유되는 구성을 가지는, 고 이동도 트랜지스터
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소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이에 배치되어 상기 소스 영역과 상기 드레인 영역을 전기적으로 연결하는 채널 영역;상기 소스 영역과 상기 드레인 영역의 상측에 배치된 제1 격벽 요소;상기 제1 격벽 요소의 상측에 배치된 제1 게이트 전극층;상기 채널 영역, 상기 제1 격벽 요소, 및 상기 제1 게이트 전극층에 둘러싸여 이루어지는 제1 기체 영역;상기 채널 영역의 하측에 배치된 제2 유전층; 및 상기 제2 유전층의 하측에 배치된 제2 게이트 전극층을 포함하고,상기 소스 영역은 상기 채널 영역의 상면의 일 측을 덮도록 배치되고, 상기 드레인 영역은 상기 채널 영역의 상면의 타 측을 덮도록 배치되어, 상기 채널 영역의 상면의 가운데 부분은 상기 제1 기체 영역에 노출되며,상기 채널 영역의 상면의 가운데 부분과 상기 제1게이트 전극층 사이의 거리가, 상기 소스 영역과 상기 제1게이트 전극층 사이의 거리보다 크고,상기 채널 영역의 상면의 가운데 부분과 상기 제1게이트 전극층 사이의 거리가, 상기 드레인 영역과 상기 제1게이트 전극층 사이의 거리보다 큰 고 이동도 트랜지스터
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소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이에 배치되어 상기 소스 영역과 상기 드레인 영역을 전기적으로 연결하는 채널 영역;상기 채널 영역의 상측에 배치된 제1 유전층;상기 제1 유전층의 상측에 배치된 제1 게이트 전극층;상기 소스 영역과 상기 드레인 영역의 하측에 배치된 제2 격벽 요소;상기 제2 격벽 요소의 하측에 배치된 제2 게이트 전극층; 및상기 채널 영역, 상기 제2 격벽 요소, 및 상기 제2 게이트 전극층에 둘러싸여 이루어지는 제2 기체 영역을 포함하고,상기 소스 영역은 상기 채널 영역의 하면의 일 측을 덮도록 배치되고, 상기 드레인 영역은 상기 채널 영역의 하면의 타 측을 덮도록 배치되어, 상기 채널 영역의 하면의 가운데 부분은 상기 제2 기체 영역에 노출되며,상기 채널 영역의 하면의 가운데 부분과 상기 제2게이트 전극층 사이의 거리가, 상기 소스 영역과 상기 제2게이트 전극층 사이의 거리보다 크고,상기 채널 영역의 상면의 가운데 부분과 상기 제2게이트 전극층 사이의 거리가, 상기 드레인 영역과 상기 제2게이트 전극층 사이의 거리보다 큰 고 이동도 트랜지스터
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소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이에 배치되어 상기 소스 영역과 상기 드레인 영역을 전기적으로 연결하는 채널 영역;상기 소스 영역과 상기 드레인 영역의 상측에 배치된 제1 격벽 요소;상기 제1 격벽 요소의 상측에 배치된 제1 게이트 전극층;상기 채널 영역, 상기 제1 격벽 요소, 및 상기 제1 게이트 전극층에 둘러싸여 이루어지는 제1 기체 영역;상기 소스 영역과 상기 드레인 영역의 하측에 배치된 제2 격벽 요소;상기 제2 격벽 요소의 하측에 배치된 제2 게이트 전극층; 및상기 채널 영역, 상기 제2 격벽 요소, 및 상기 제2 게이트 전극층에 둘러싸여 이루어지는 제2 기체 영역을 포함하고,상기 소스 영역은 상기 채널 영역의 상면의 일 측을 덮도록 배치되고, 상기 드레인 영역은 상기 채널 영역의 상면의 타 측을 덮도록 배치되어, 상기 채널 영역의 상면의 가운데 부분은 상기 제1 기체 영역에 노출되며,상기 채널 영역의 상면의 가운데 부분과 상기 제1게이트 전극층 사이의 거리가, 상기 소스 영역과 상기 제1게이트 전극층 사이의 거리보다 크고,상기 채널 영역의 상면의 가운데 부분과 상기 제1게이트 전극층 사이의 거리가, 상기 드레인 영역과 상기 제1게이트 전극층 사이의 거리보다 크고,상기 소스 영역은 상기 채널 영역의 하면의 일 측을 더 덮도록 배치되고, 상기 드레인 영역은 상기 채널 영역의 하면의 타 측을 더 덮도록 배치되어, 상기 채널 영역의 하면의 가운데 부분은 상기 제2 기체 영역에 노출되며,상기 채널 영역의 하면의 가운데 부분과 상기 제2게이트 전극층 사이의 거리가, 상기 소스 영역과 상기 제2게이트 전극층 사이의 거리보다 크고,상기 채널 영역의 상면의 가운데 부분과 상기 제2게이트 전극층 사이의 거리가, 상기 드레인 영역과 상기 제2게이트 전극층 사이의 거리보다 큰 고 이동도 트랜지스터
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청구항 9에 있어서,상기 제1 격벽 요소와 상기 제1 게이트 전극층 사이에 배치된 제1 유전층;을 더 포함하는, 고 이동도 트랜지스터
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청구항 9에 있어서,상기 제2 격벽 요소와 상기 제2 게이트 전극층 사이에 배치된 제2 유전층;을 더 포함하는, 고 이동도 트랜지스터
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청구항 9에 있어서,상기 제1 격벽 요소와 상기 제1 게이트 전극층 사이에 배치된 제1 유전층; 및상기 제2 격벽 요소와 상기 제2 게이트 전극층 사이에 배치된 제2 유전층;을 더 포함하는, 고 이동도 트랜지스터
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청구항 12에 있어서,상기 제1 유전층은 하나의 층으로 구성되거나 또는 복수의 층으로 구성된, 고 이동도 트랜지스터
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청구항 12에 있어서,상기 제2 유전층은 하나의 층으로 구성되거나 또는 복수의 층으로 구성된, 고 이동도 트랜지스터
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청구항 9에 있어서,상기 고 이동도 트랜지스터는, 상기 제1 기체 영역과 상기 제1 게이트 전극층은 상측 게이트를 구성하고, 상기 제2 기체 영역과 상기 제2 게이트 전극층은 하측 게이트를 구성하는 듀얼 게이트 트렌지스터로 구현되는, 고 이동도 트랜지스터
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