| 1 |
1
SAR(Success Approximation Register) 로직을 이용하여 입력신호(VIN)로부터 N 비트의 DMSB(Most Significant Bit)를 생성하는 제 1 SAR 로직부와,상기 제 1 SAR 로직부로부터 제공되는 잔여 전압(Vres)을 저장하는 샘플앤홀드부와,샘플링된 상기 잔여 전압의 연속적인 적분을 통해 M 비트의 DLSB(Least Significant Bit)를 생성하는 시그마 델타 변조부(Sigma-Delta Modulation : SDM)와,상기 M 비트의 DLSB와 이전의 시그마 델타 루프에서 차감한 디지털 코드 Z-1DLSB ~ Z-2DLSB를 가감산하는 - 상기 Z-1DLSB는 가산되는 이전 디지털 코드이고, 상기 Z-2DLSB는 감산되는 전전 디지털 코드임 - 가감산기와,상기 가감산기의 가감산 결과 값을 카운팅 및 필터링하여 디지털 코드인 최종 M 비트의 DLSB를 생성하는 데시메이션 필터와,생성된 상기 N 비트의 디지털 코드 DMSB와 생성된 상기 최종 M 비트의 DLSB를 가산하여, (M + N) 비트의 최종 디지털 출력(DOUT)을 생성하는 가산 및 레지스터를 포함하는증가형 델타 시그마 변조 기반의 아날로그 디지털 변환기
|
| 2 |
2
제 1 항에 있어서,상기 SAR 로직은,SAR ADC를 통해 수행되며, 상기 SAR ADC는,N 비트를 기준 전압과 비교하는 코어스 스텝(coarse step)을 수행해서 상기 N 비트의 DMSB를 생성하는증가형 델타 시그마 변조 기반의 아날로그 디지털 변환기
|
| 3 |
3
제 2 항에 있어서,상기 제 1 SAR 로직부는,8비트의 상기 DMSB를 생성하는증가형 델타 시그마 변조 기반의 아날로그 디지털 변환기
|
| 4 |
4
제 1 항에 있어서,상기 시그마 델타 변조부는,생성된 상기 M 비트의 DLSB를 아날로그 값으로 변환하는 디지털 아날로그 변환부와,샘플링된 상기 잔여 전압을 변환된 상기 아날로그 값으로 감산하는 제 1 감산기와,상기 제 1 감산기로부터 출력되는 감산 결과 값을 적분하는 적분기와,상기 적분기로부터 출력되는 적분 결과 값에서 상기 이전 디지털 코드 Z-1DLSB를 감산하는 제 2 감산기와,상기 제 2 감산기의 출력 값과 기준 전압간의 비교에 기반하는 양자화를 통해 상기 M 비트의 DLSB를 생성하는 제 2 SAR 로직부를 포함하는 증가형 델타 시그마 변조 기반의 아날로그 디지털 변환기
|
| 5 |
5
제 4 항에 있어서,상기 제 2 SAR 로직부는,8비트의 상기 DLSB를 생성하는증가형 델타 시그마 변조 기반의 아날로그 디지털 변환기
|
